參數(shù)資料
型號： XC4VLX40-10FFG1148C
廠商： Xilinx Inc
文件頁數(shù)： 36/58頁
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-4 40K 1148-FBGA
標準包裝： 1
系列： Virtex®-4 LX
LAB/CLB數(shù)： 4608
邏輯元件/單元數(shù)： 41472
RAM 位總計： 1769472
輸入/輸出數(shù)： 640
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1148-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 1148-FCPBGA（35x35）
其它名稱： 122-1491
Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
41
Output Clock Jitter
Output Clock Phase Alignment
Table 48: Output Clock Jitter
Description
Symbol
Constraints
Speed Grade
Units
-12
-11
-10
Clock Synthesis Period Jitter
CLK0
CLKOUT_PER_JITT_0
±100
ps
CLK90
CLKOUT_PER_JITT_90
±150
ps
CLK180
CLKOUT_PER_JITT_180
±150
ps
CLK270
CLKOUT_PER_JITT_270
±150
ps
CLK2X, CLK2X180
CLKOUT_PER_JITT_2X
±200
ps
CLKDV (integer division)
CLKOUT_PER_JITT_DV1
±150
ps
CLKDV (non-integer division)
CLKOUT_PER_JITT_DV2
±300
ps
CLKFX, CLKFX180
CLKOUT_PER_JITT_FX
Note (2)
ps
Notes:
1.
PMCD outputs are not included in this table because they do not introduce jitter.
2.
Values for this parameter are available from the architecture wizard.
Table 49: Output Clock Phase Alignment
Description
Symbol
Constraints
Speed Grade
Units
-12
-11
-10
Phase Offset Between CLKIN and CLKFB
CLKIN
/ CLKFB
CLKIN_CLKFB_PHASE
±120
ps
Phase Offset Between Any DCM Outputs
All CLK outputs
CLKOUT_PHASE
±140
ps
Duty Cycle Precision
DLL outputs(1)
CLKOUT_DUTY_CYCLE_DLL(3,4)
±150
ps
DFS outputs(2)
CLKOUT_DUTY_CYCLE_FX(4)
±200
ps
Notes:
1.
DLL Outputs are used in these instances to describe the outputs: CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV.
2.
DFS Outputs are used in these instances to describe the outputs: CLKFX and CLKFX180.
3.
CLKOUT_DUTY_CYCLE_DLL applies to the 1X clock outputs (CLK0, CLK90, CLK180, and CLK270) only if DUTY_CYCLE_CORRECTION=TRUE.
4.
The measured value includes the duty cycle distortion of the global clock tree.
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