參數資料
| 型號： | XC3S250E-5TQG144C |
| 廠商： | Xilinx Inc |
| 文件頁數： | 33/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 250K 144-TQFP |
| 標準包裝： | 60 |
| 系列： | Spartan®-3E |
| LAB/CLB數： | 612 |
| 邏輯元件/單元數： | 5508 |
| RAM 位總計： | 221184 |
| 輸入/輸出數： | 108 |
| 門數： | 250000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 144-LQFP |
| 供應商設備封裝： | 144-TQFP（20x20） |
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
128
Table 90: Propagation Times for the IOB Input Path
Symbol
Description
Conditions
IFD_
DELAY_
VALUE=
Device
Speed Grade
Units
-5
-4
Min
Propagation Times
TIOPLI
The time it takes for data to travel
from the Input pin through the
IFF latch to the I output with no
input delay programmed
LVCMOS25(2),
IFD_DELAY_VALUE = 0
0
All
1.96
2.25
ns
TIOPLID
The time it takes for data to travel
from the Input pin through the
IFF latch to the I output with the
input delay programmed
LVCMOS25(2),
IFD_DELAY_VALUE =
default software setting
2
XC3S100E
5.40
5.97
ns
3
All Others
6.30
7.20
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 95 and are based on the operating conditions set forth in
2.
This propagation time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. When this is
true, add the appropriate Input adjustment from Table 91.
Table 91: Input Timing Adjustments by IOSTANDARD
Convert Input Time from
LVCMOS25 to the
Following Signal Standard
(IOSTANDARD)
Add the
Adjustment Below
Units
Speed Grade
-5
-4
Single-Ended Standards
LVTTL
0.42
0.43
ns
LVCMOS33
0.42
0.43
ns
LVCMOS25
0
ns
LVCMOS18
0.96
0.98
ns
LVCMOS15
0.62
0.63
ns
LVCMOS12
0.26
0.27
ns
PCI33_3
0.41
0.42
ns
PCI66_3
0.41
0.42
ns
HSTL_I_18
0.12
ns
HSTL_III_18
0.17
ns
SSTL18_I
0.30
ns
SSTL2_I
0.15
ns
Differential Standards
LVDS_25
0.48
0.49
ns
BLVDS_25
0.39
ns
MINI_LVDS_25
0.48
0.49
ns
LVPECL_25
0.27
ns
RSDS_25
0.48
0.49
ns
DIFF_HSTL_I_18
0.48
0.49
ns
DIFF_HSTL_III_18
0.48
0.49
ns
DIFF_SSTL18_I
0.30
ns
DIFF_SSTL2_I
0.32
ns
Notes:
1.
The numbers in this table are tested using the methodology
presented in Table 95 and are based on the operating conditions
2.
These adjustments are used to convert input path times originally
specified for the LVCMOS25 standard to times that correspond to
other signal standards.
Table 91: Input Timing Adjustments by IOSTANDARD
(Cont’d)
Convert Input Time from
LVCMOS25 to the
Following Signal Standard
(IOSTANDARD)
Add the
Adjustment Below
Units
Speed Grade
-5
-4
相關PDF資料 |
PDF描述 |
|---|---|
| 34VL02T/ST | IC EEPROM 2KBIT 400KHZ 8TSSOP |
| XC3S250E-5CPG132C | IC FPGA SPARTAN-3E 250K 132CSBGA |
| 34VL02T/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| XC3S250E-4TQG144I | IC FPGA SPARTAN-3E 250K 144-TQFP |
| 34VL02T/MNY | IC EEPROM 2KBIT 400KHZ 8TDFN |
相關代理商/技術參數 |
參數描述 |
|---|---|
| XC3S250E-5TQG144I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S250E-5VQ100C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3E 250K GATES 5508 CELLS 657MHZ 90NM 1.2V 100VT - Trays |
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| XC3S250E-5VQG100C | 功能描述:IC FPGA SPARTAN-3E 250K 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Spartan®-3E 標準包裝:40 系列:Spartan® 6 LX LAB/CLB數:3411 邏輯元件/單元數:43661 RAM 位總計:2138112 輸入/輸出數:358 門數:- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應商設備封裝:676-FBGA（27x27） |
| XC3S250E-5VQG100I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
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