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參數(shù)資料
| 型號： | XC3S1000-5CP132I |
| 廠商： | Xilinx, Inc. |
| 英文描述： | Spartan-3 FPGA Family: Complete Data Sheet |
| 中文描述： | 的Spartan - 3 FPGA系列：完整的數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 141/198頁 |
| 文件大?。?/td> | 1605K |
| 代理商： | XC3S1000-5CP132I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁當前第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁
Spartan-3 FPGA Family: Pinout Descriptions
DS099-4 (v1.6) January 17, 2005
Product Specification
www.xilinx.com
55
R
FG456: 456-lead Fine-pitch Ball Grid
Array
The 456-lead fine-pitch ball grid array package, FG456,
supports four different Spartan-3 devices, including the
XC3S400, the XC3S1000, the XC3S1500, and the
XC3S2000. The footprints for the XC3S1000, the
XC3S1500, and the XC3S2000 are identical, as shown in
Table 30
and
Figure 14
. The XC3S400, however, has fewer
I/O pins which consequently results in 69 unconnected pins
on the FG456 package, labeled as “N.C.” In
Table 30
and
Figure 14
, these unconnected pins are indicated with a
black diamond symbol (
).
All the package pins appear in
Table 30
and are sorted by
bank number, then by pin name. Pairs of pins that form a dif-
ferential I/O pair appear together in the table. The table also
shows the pin number for each pin and the pin type, as
defined earlier.
If there is a difference between the XC3S400 pinout and the
pinout for the XC3S1000, the XC3S1500, or the XC3S2000,
then that difference is highlighted in
Table 30
. If the table
entry is shaded grey, then there is an unconnected pin on
the XC3S400 that maps to a user-I/O pin on the XC3S1000,
XC3S1500, and XC3S2000. If the table entry is shaded tan,
then the unconnected pin on the XC3S400 maps to a
VREF-type pin on the XC3S1000, the XC3S1500, or the
XC3S2000. If the other VREF pins in the bank all connect to
a voltage reference to support a special I/O standard, then
also connect the N.C. pin on the XC3S400 to the same
VREF voltage. This provides maximum flexibility as you
could potentially migrate a design from the XC3S400 device
to an XC3S1000, an XC3S1500, or an XC3S2000 FPGA
without changing the printed circuit board.
An electronic version of this package pinout table and foot-
print diagram is available for download from the Xilinx web-
site at
http://www.xilinx.com/bvdocs/publications/s3_pin.zip
.
Pinout Table
Table 30:
FG456 Package Pinout
Bank
0
0
0
0
0
0
0
0
0
3S400
Pin Name
IO
IO
IO
IO
IO/VREF_0
IO/VREF_0
N.C. (
)
IO/VREF_0
IO_L01N_0/
VRP_0
3S1000
3S1500
3S2000
Pin Name
IO
IO
IO
IO
IO/VREF_0
IO/VREF_0
IO/VREF_0
IO/VREF_0
IO_L01N_0/
VRP_0
FG456
Pin
Number
A10
D9
D10
F6
A3
C7
E5
F7
B4
Type
I/O
I/O
I/O
I/O
VREF
VREF
VREF
VREF
DCI
0
IO_L01P_0/
VRN_0
IO_L06N_0
IO_L06P_0
IO_L09N_0
IO_L09P_0
IO_L10N_0
IO_L10P_0
IO_L15N_0
IO_L15P_0
IO_L16N_0
IO_L16P_0
N.C. (
)
N.C. (
)
N.C. (
)
N.C. (
)
IO_L24N_0
IO_L24P_0
IO_L25N_0
IO_L25P_0
IO_L27N_0
IO_L27P_0
IO_L28N_0
IO_L28P_0
IO_L29N_0
IO_L29P_0
IO_L30N_0
IO_L30P_0
IO_L31N_0
IO_L31P_0/
VREF_0
IO_L32N_0/
GCLK7
IO_L32P_0/
GCLK6
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
IO
IO
IO
IO
IO
IO
IO_L01P_0/
VRN_0
IO_L06N_0
IO_L06P_0
IO_L09N_0
IO_L09P_0
IO_L10N_0
IO_L10P_0
IO_L15N_0
IO_L15P_0
IO_L16N_0
IO_L16P_0
IO_L19N_0
IO_L19P_0
IO_L22N_0
IO_L22P_0
IO_L24N_0
IO_L24P_0
IO_L25N_0
IO_L25P_0
IO_L27N_0
IO_L27P_0
IO_L28N_0
IO_L28P_0
IO_L29N_0
IO_L29P_0
IO_L30N_0
IO_L30P_0
IO_L31N_0
IO_L31P_0/
VREF_0
IO_L32N_0/
GCLK7
IO_L32P_0/
GCLK6
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
IO
IO
IO
IO
IO
IO
A4
DCI
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
D5
C5
B5
A5
E6
D6
C6
B6
E7
D7
B7
A7
E8
D8
B8
A8
F9
E9
B9
A9
F10
E10
C10
B10
F11
E11
D11
C11
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
VREF
0
B11
GCLK
0
A11
GCLK
0
0
0
0
0
1
1
1
1
1
1
C8
F8
G9
G10
G11
A12
E16
F12
F13
F16
F17
VCCO
VCCO
VCCO
VCCO
VCCO
I/O
I/O
I/O
I/O
I/O
I/O
Table 30:
FG456 Package Pinout
(Continued)
Bank
3S400
Pin Name
3S1000
3S1500
3S2000
Pin Name
FG456
Pin
Number
Type
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC4000A | LAMP |
| XC4002A | Logic Cell Array Family |
| XC4003A | Logic Cell Array Family |
| XC4004A | Logic Cell Array Family |
| XC4005A | Logic Cell Array Family |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S1000-5CPG132C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
| XC3S1000-5CPG132I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
| XC3S1000-5FG1156C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
| XC3S1000-5FG1156I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
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