參數資料
型號： XC3S1000-5CP132I
廠商： Xilinx, Inc.
英文描述： Spartan-3 FPGA Family: Complete Data Sheet
中文描述： 的Spartan - 3 FPGA系列：完整的數據手冊
文件頁數： 114/198頁
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代理商： XC3S1000-5CP132I
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Spartan-3 FPGA Family: Pinout Descriptions
28
www.xilinx.com
DS099-4 (v1.6) January 17, 2005
Product Specification
R
CP132: 132-ball Chip-Scale Package
The XC3S50 is available in the 132-ball chip-scale package,
CP132. The pinout and footprint for this package appear in
Table 19
and
Figure 10
.
All the package pins appear in
Table 19
and are sorted by
bank number, then by pin name. Pins that form a differential
I/O pair appear together in the table. The table also shows
the pin number for each pin and the pin type, as defined ear-
lier.
The CP132 footprint has eight I/O banks. However, the volt-
age supplies for the two I/O banks along an edge are con-
nected together internally. Consequently, there are four
output
voltage
supplies,
VCCO_RIGHT, VCCO_BOTTOM, and VCCO_LEFT.
An electronic version of this package pinout table and foot-
print diagram is available for download from the Xilinx web-
site at
http://www.xilinx.com/bvdocs/publications/s3_pin.zip
.
labeled
VCCO_TOP,
Pinout Table
Table 19:
CP132 Package Pinout
Bank
XC3S50 Pin Name
CP132
Ball
Type
0
IO_L01N_0/VRP_0
A3
DCI
0
IO_L01P_0/VRN_0
C4
DCI
0
IO_L27N_0
C5
I/O
0
IO_L27P_0
B5
I/O
0
IO_L30N_0
B6
I/O
0
IO_L30P_0
A6
I/O
0
IO_L31N_0
C7
I/O
0
IO_L31P_0/VREF_0
B7
VREF
0
IO_L32N_0/GCLK7
A7
GCLK
0
IO_L32P_0/GCLK6
C8
GCLK
1
IO_L01N_1/VRP_1
A13
DCI
1
IO_L01P_1/VRN_1
B13
DCI
1
IO_L27N_1
C11
I/O
1
IO_L27P_1
A12
I/O
1
IO_L28N_1
A11
I/O
1
IO_L28P_1
B11
I/O
1
IO_L31N_1/VREF_1
C9
VREF
1
IO_L31P_1
A10
I/O
1
IO_L32N_1/GCLK5
A8
GCLK
1
IO_L32P_1/GCLK4
A9
GCLK
2
IO_L01N_2/VRP_2
D12
DCI
2
IO_L01P_2/VRN_2
C14
DCI
2
IO_L20N_2
E12
I/O
2
IO_L20P_2
E13
I/O
2
IO_L21N_2
E14
I/O
2
IO_L21P_2
F12
I/O
2
IO_L23N_2/VREF_2
F13
VREF
2
IO_L23P_2
F14
I/O
2
IO_L24N_2
G12
I/O
2
IO_L24P_2
G13
I/O
2
IO_L40N_2
G14
I/O
2
IO_L40P_2/VREF_2
H12
VREF
3
IO_L01N_3/VRP_3
N13
DCI
3
IO_L01P_3/VRN_3
N14
DCI
3
IO_L20N_3
L12
I/O
3
IO_L20P_3
M14
I/O
3
IO_L22N_3
L14
I/O
3
IO_L22P_3
L13
I/O
3
IO_L23N_3
K13
I/O
3
IO_L23P_3/VREF_3
K12
VREF
3
IO_L24N_3
J12
I/O
3
IO_L24P_3
K14
I/O
3
IO_L40N_3/VREF_3
H14
VREF
3
IO_L40P_3
J13
I/O
4
IO/VREF_4
N12
VREF
4
IO_L01N_4/VRP_4
P12
DCI
4
IO_L01P_4/VRN_4
M11
DCI
4
IO_L27N_4/DIN/D0
M10
DUAL
4
IO_L27P_4/D1
N10
DUAL
4
IO_L30N_4/D2
N9
DUAL
4
IO_L30P_4/D3
P9
DUAL
4
IO_L31N_4/INIT_B
M8
DUAL
4
IO_L31P_4/DOUT/BUSY
N8
DUAL
4
IO_L32N_4/GCLK1
P8
GCLK
4
IO_L32P_4/GCLK0
M7
GCLK
5
IO_L01N_5/RDWR_B
P2
DUAL
5
IO_L01P_5/CS_B
N2
DUAL
5
IO_L27N_5/VREF_5
M4
VREF
5
IO_L27P_5
P3
I/O
5
IO_L28N_5/D6
P4
DUAL
5
IO_L28P_5/D7
N4
DUAL
5
IO_L31N_5/D4
M6
DUAL
5
IO_L31P_5/D5
P5
DUAL
5
IO_L32N_5/GCLK3
P7
GCLK
5
IO_L32P_5/GCLK2
P6
GCLK
6
IO_L01N_6/VRP_6
L3
DCI
6
IO_L01P_6/VRN_6
M1
DCI
Table 19:
CP132 Package Pinout
Bank
XC3S50 Pin Name
CP132
Ball
Type
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PDF描述
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XC4002A Logic Cell Array Family
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