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參數(shù)資料
| 型號(hào)： | XC3S1000-4FT256I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 269/272頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN 3 256FTBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 1920 |
| 邏輯元件/單元數(shù)： | 17280 |
| RAM 位總計(jì)： | 442368 |
| 輸入/輸出數(shù)： | 173 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FTBGA |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
96
Table 61: Switching Characteristics for the DFS
Symbol
Description
Frequency
Mode
Device
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Output Frequency Ranges
CLKOUT_FREQ_FX_LF
Frequency for the CLKFX and
CLKFX180 outputs
Low
All
18
210
18
210
MHz
CLKOUT_FREQ_FX_HF
High
All
210
326(2)
210
307(2)
MHz
Output Clock Jitter
CLKOUT_PER_JITT_FX
Period jitter at the CLKFX and
CLKFX180 outputs
All
ps
Duty Cycle(4)
CLKOUT_DUTY_CYCLE_FX
Duty cycle precision for the CLKFX
and CLKFX180 outputs
All
XC3S50
–±100
ps
XC3S200
–±100
ps
XC3S400
–±250
ps
XC3S1000
–±400
ps
XC3S1500
–±400
ps
XC3S2000
–±400
ps
XC3S4000
–±400
ps
XC3S5000
–±400
ps
Phase Alignment
CLKOUT_PHASE
Phase offset between the DFS
output and the CLK0 output
All
–±300
ps
Lock Time
LOCK_DLL_FX
When using the DFS in conjunction
with the DLL: The time from
deassertion at the DCM’s Reset
input to the rising transition at its
LOCKED output. When the DCM is
locked, the CLKIN and CLKFB
signals are in phase.
All
–
10.0
–10.0
ms
LOCK_FX
When using the DFS without the
DLL: The time from deassertion at
the DCM’s Reset input to the rising
transition at its LOCKED output. By
asserting the LOCKED signal, the
DFS indicates valid CLKFX and
CLKFX180 signals.
All
–
10.0
–10.0
ms
Notes:
1.
2.
Mask revisions prior to the E mask revision have a CLKOUT_FREQ_FX_HF max of 280 MHz. See Mask and Fab Revisions, page 58.
3.
Use the DCM Clocking Wizard in the ISE software for a Spartan-3 device specific number. Jitter number assumes 150 ps of input clock jitter.
4.
The CLKFX and CLKFX180 outputs always approximate 50% duty cycles.
5.
DFS specifications apply when either of the DFS outputs (CLKFX or CLKFX180) is in use.
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PDF描述 |
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參數(shù)描述 |
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