參數(shù)資料
型號(hào)： XC3S1000-4FT256I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 233/272頁(yè)
文件大小： 0K
描述： IC FPGA SPARTAN 3 256FTBGA
標(biāo)準(zhǔn)包裝： 90
系列： Spartan®-3
LAB/CLB數(shù)： 1920
邏輯元件/單元數(shù)： 17280
RAM 位總計(jì)： 442368
輸入/輸出數(shù)： 173
門數(shù)： 1000000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FTBGA
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)第221頁(yè)第222頁(yè)第223頁(yè)第224頁(yè)第225頁(yè)第226頁(yè)第227頁(yè)第228頁(yè)第229頁(yè)第230頁(yè)第231頁(yè)第232頁(yè)當(dāng)前第233頁(yè)第234頁(yè)第235頁(yè)第236頁(yè)第237頁(yè)第238頁(yè)第239頁(yè)第240頁(yè)第241頁(yè)第242頁(yè)第243頁(yè)第244頁(yè)第245頁(yè)第246頁(yè)第247頁(yè)第248頁(yè)第249頁(yè)第250頁(yè)第251頁(yè)第252頁(yè)第253頁(yè)第254頁(yè)第255頁(yè)第256頁(yè)第257頁(yè)第258頁(yè)第259頁(yè)第260頁(yè)第261頁(yè)第262頁(yè)第263頁(yè)第264頁(yè)第265頁(yè)第266頁(yè)第267頁(yè)第268頁(yè)第269頁(yè)第270頁(yè)第271頁(yè)第272頁(yè)
Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
63
Table 35: Recommended Operating Conditions for User I/Os Using Single-Ended Standards
Signal Standard
(IOSTANDARD)
VCCO
VREF
VIL
VIH
Min (V)
Nom (V)
Max (V)
Min (V)
Nom (V)
Max (V)
Min (V)
––
–
0.74
0.8
0.86
VREF – 0.05
VREF + 0.05
GTL_DCI
–
1.2
–
0.74
0.8
0.86
VREF – 0.05
VREF + 0.05
GTLP(3)
––
–
0.88
1
1.12
VREF – 0.1
VREF + 0.1
GTLP_DCI
–
1.5
–
0.88
1
1.12
VREF – 0.1
VREF + 0.1
HSLVDCI_15
1.4
1.5
1.6
–
0.75
–
VREF – 0.1
VREF + 0.1
HSLVDCI_18
1.7
1.8
1.9
–
0.9
–
VREF – 0.1
VREF + 0.1
HSLVDCI_25
2.3
2.5
2.7
–
1.25
–
VREF – 0.1
VREF + 0.1
HSLVDCI_33
3.0
3.3
3.465
–
1.65
–
VREF – 0.1
VREF + 0.1
HSTL_I, HSTL_I_DCI
1.4
1.5
1.6
0.68
0.75
0.9
VREF – 0.1
VREF + 0.1
HSTL_III,
HSTL_III_DCI
1.4
1.5
1.6
–
0.9
–
VREF – 0.1
VREF + 0.1
HSTL_I_18,
HSTL_I_DCI_18
1.7
1.8
1.9
0.8
0.9
1.1
VREF – 0.1
VREF + 0.1
HSTL_II_18,
HSTL_II_DCI_18
1.7
1.8
1.9
–
0.9
–
VREF – 0.1
VREF + 0.1
HSTL_III_18,
HSTL_III_DCI_18
1.7
1.8
1.9
–
1.1
–
VREF – 0.1
VREF + 0.1
LVCMOS12
1.14
1.2
1.3
–
–0.37VCCO
0.58VCCO
LVCMOS15,
LVDCI_15,
LVDCI_DV2_15
1.4
1.5
1.6
–
–0.30VCCO
0.70VCCO
LVCMOS18,
LVDCI_18,
LVDCI_DV2_18
1.7
1.8
1.9
–
–0.30VCCO
0.70VCCO
LVCMOS25(4,5),
LVDCI_25,
LVDCI_DV2_25(4)
2.3
2.5
2.7
–
–0.7
1.7
LVCMOS33,
LVDCI_33,
LVDCI_DV2_33(4)
3.0
3.3
3.465
–
–0.8
2.0
LVTTL
3.0
3.3
3.465
–
–0.8
2.0
PCI33_3(7)
3.0
3.3
3.465
–
–0.30VCCO
0.50VCCO
SSTL18_I,
SSTL18_I_DCI
1.7
1.8
1.9
0.833
0.900
0.969
VREF – 0.125
VREF + 0.125
SSTL18_II
1.7
1.8
1.9
0.833
0.900
0.969
VREF – 0.125
VREF + 0.125
SSTL2_I,
SSTL2_I_DCI
2.3
2.5
2.7
1.15
1.25
1.35
VREF – 0.15
VREF + 0.15
SSTL2_II,
SSTL2_II_DCI
2.3
2.5
2.7
1.15
1.25
1.35
VREF – 0.15
VREF + 0.15
Notes:
1.
Descriptions of the symbols used in this table are as follows:
VCCO – the supply voltage for output drivers as well as LVCMOS, LVTTL, and PCI inputs
VREF – the reference voltage for setting the input switching threshold
VIL – the input voltage that indicates a Low logic level
VIH – the input voltage that indicates a High logic level
2.
For device operation, the maximum signal voltage (VIH max) may be as high as VIN max. See Table 28.
3.
Because the GTL and GTLP standards employ open-drain output buffers, VCCO lines do not supply current to the I/O circuit, rather this current is
provided using an external pull-up resistor connected from the I/O pin to a termination voltage (VTT). Nevertheless, the voltage applied to the
associated VCCO lines must always be at or above VTT and I/O pad voltages.
4.
There is approximately 100 mV of hysteresis on inputs using LVCMOS25 or LVCMOS33 standards.
5.
All dedicated pins (M0-M2, CCLK, PROG_B, DONE, HSWAP_EN, TCK, TDI, TDO, and TMS) use the LVCMOS standard and draw power from the
VCCAUX rail (2.5V). The dual-purpose configuration pins (DIN/D0, D1-D7, CS_B, RDWR_B, BUSY/DOUT, and INIT_B) use the LVCMOS standard
before the user mode. For these pins, apply 2.5V to the VCCO Bank 4 and VCCO Bank 5 rails at power-on and throughout configuration. For information
concerning the use of 3.3V signals, see 3.3V-Tolerant Configuration Interface, page 47.
6.
The Global Clock Inputs (GCLK0-GCLK7) are dual-purpose pins to which any signal standard can be assigned.
7.
For more information, see XAPP457.
相關(guān)PDF資料
PDF描述
XC3S1000-5FTG256C SPARTAN-3A FPGA 1M 256-FTBGA
XC2V40-4FG256I IC FPGA VIRTEX-II 256FGBGA
XC2V40-5FGG256C IC FPGA VIRTEX-II 40K 256-FBGA
XC2V40-4FGG256I IC FPGA VIRTEX-II 40K 256-FBGA
3341-32BULK CONN JACKSOCKET M2.5/4-40 0.50"
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XC3S1000-4FTG256C 功能描述:IC SPARTAN-3 FPGA 1M 256-FTBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計(jì):221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱:220-1241
XC3S1000-4FTG256C4124 制造商:Xilinx 功能描述:
XC3S1000-4FTG256I 功能描述:SPARTAN-3A FPGA 1M STD 256-FTBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3 標(biāo)準(zhǔn)包裝:24 系列:ECP2 LAB/CLB數(shù):1500 邏輯元件/單元數(shù):12000 RAM 位總計(jì):226304 輸入/輸出數(shù):131 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:208-BFQFP 供應(yīng)商設(shè)備封裝:208-PQFP（28x28）
XC3S1000-4PQ208C 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA
XC3S1000-4PQ208I 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*