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參數(shù)資料
| 型號(hào)： | XC3S1000-4CP132C |
| 廠商： | XILINX INC |
| 元件分類(lèi)： | FPGA |
| 英文描述： | Spartan-3 FPGA Family: Complete Data Sheet |
| 中文描述： | FPGA, 192 CLBS, 50000 GATES, PBGA132 |
| 封裝： | CSP-132 |
| 文件頁(yè)數(shù)： | 86/198頁(yè) |
| 文件大?。?/td> | 1605K |
| 代理商： | XC3S1000-4CP132C |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099-3 (v1.5) December 17, 2004
Advance Product Specification
39
www.xilinx.com
39
R
Revision History
The Spartan-3 Family Data Sheet
DS099-1
,
Spartan-3 FPGA Family:
Introduction and Ordering Information
(Module 1)
DS099-2,
Spartan-3 FPGA Family:
Functional Description
(Module 2)
DS099-3,
Spartan-3 FPGA Family: DC and Switching Characteristics
(Module 3)
DS099-4
,
Spartan-3 FPGA Family:
Pinout Descriptions
(Module 4)
Date
Version No.
Description
04/11/03
1.0
Initial Xilinx release.
07/11/03
1.1
Extended Absolute Maximum Rating for junction temperature in
Table 1
. Added numbers for
typical quiescent supply current (
Table 7
) and DLL timing.
02/06/04
1.2
Revised V
IN
maximum rating (
Table 1
). Added power-on requirements (
Table 3
), leakage
current number (
Table 6
), and differential output voltage levels (
Table 11
) for Rev. 0. Published
new quiescent current numbers (
Table 7
). Updated pull-up and pull-down resistor strengths
(
Table 6
). Added LVDCI_DV2 and LVPECL standards (
Table 10
and
Table 11
). Changed
CCLK setup time (
Table 35
and
Table 36
).
03/04/04
1.3
Added timing numbers from v1.29 speed files as well as DCM timing (
Table 28
through
Table 33
).
08/24/04
1.4
Added reference to errata documents on
page 1
. Clarified Absolute Maximum Ratings and
added ESD information (
Table 1
). Explained V
CCO
ramp time measurement (
Table 3
). Clarified
I
L
specification (
Table 6
). Updated quiescent current numbers and added information on
power-on and surplus current (
Table 7
). Adjusted V
REF
range for HSTL_III and HSTL_I_18 and
changed V
IH
min for LVCMOS12 (
Table 8
). Added note limiting V
TT
range for SSTL2_II signal
standards (
Table 9
). Calculated V
OH
and V
OL
levels for differential standards (
Table 11
).
Updated Switching Characteristics with speed file v1.32 (
Table 13
through
Table 21
and
Table 24
through
Table 27
). Corrected IOB test conditions (
Table 14
). Updated DCM timing
with latest characterization data (
Table 28
through
Table 32
). Improved DCM CLKIN pulse
width specification (
Table 28
). Recommended use of Virtex-II Jitter calculator (
Table 31
Improved DCM PSCLK pulse width specification (
Table 32
). Changed Phase Shifter lock time
parameter (
Table 33
). Because the BitGen option
Centered_x#_y#
is not necessary for
Variable Phase Shift mode, removed BitGen command table and referring text. Adjusted
maximum CCLK frequency for the slave serial and parallel configuration modes (
Table 35
).
Inverted CCLK waveform (
Figure 6
). Adjusted JTAG setup times (
Table 37
).
12/17/04
1.5
Updated timing parameters to match v1.35 speed file. Improved V
CCO
ramp time specification
(
Table 3
). Added a note limiting the rate of change of V
CCAUX
(
Table 5
). Added typical
quiescent current values for the XC3S2000, XC3S4000, and XC3S5000 (
Table 7
). Increased
I
OH
and I
OL
for SSTL2-I and SSTL2-II standards (
Table 9
). Added SSO guidelines for the VQ,
TQ, and PQ packages as well as edited SSO guidelines for the FT and FG packages
(
Table 23
). Added maximum CCLK frequencies for configuration using compressed bitstreams
(
Table 35
and
Table 36
). Added specifications for the HSLVDCI standards (
Table 8
,
Table 9
,
Table 17
,
Table 20
,
Table 21
, and
Table 23
).
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