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參數(shù)資料
| 型號(hào)： | XC3S1000-4CP132C |
| 廠商： | XILINX INC |
| 元件分類(lèi)： | FPGA |
| 英文描述： | Spartan-3 FPGA Family: Complete Data Sheet |
| 中文描述： | FPGA, 192 CLBS, 50000 GATES, PBGA132 |
| 封裝： | CSP-132 |
| 文件頁(yè)數(shù)： | 141/198頁(yè) |
| 文件大?。?/td> | 1605K |
| 代理商： | XC3S1000-4CP132C |
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Spartan-3 FPGA Family: Pinout Descriptions
DS099-4 (v1.6) January 17, 2005
Product Specification
www.xilinx.com
55
R
FG456: 456-lead Fine-pitch Ball Grid
Array
The 456-lead fine-pitch ball grid array package, FG456,
supports four different Spartan-3 devices, including the
XC3S400, the XC3S1000, the XC3S1500, and the
XC3S2000. The footprints for the XC3S1000, the
XC3S1500, and the XC3S2000 are identical, as shown in
Table 30
and
Figure 14
. The XC3S400, however, has fewer
I/O pins which consequently results in 69 unconnected pins
on the FG456 package, labeled as “N.C.” In
Table 30
and
Figure 14
, these unconnected pins are indicated with a
black diamond symbol (
).
All the package pins appear in
Table 30
and are sorted by
bank number, then by pin name. Pairs of pins that form a dif-
ferential I/O pair appear together in the table. The table also
shows the pin number for each pin and the pin type, as
defined earlier.
If there is a difference between the XC3S400 pinout and the
pinout for the XC3S1000, the XC3S1500, or the XC3S2000,
then that difference is highlighted in
Table 30
. If the table
entry is shaded grey, then there is an unconnected pin on
the XC3S400 that maps to a user-I/O pin on the XC3S1000,
XC3S1500, and XC3S2000. If the table entry is shaded tan,
then the unconnected pin on the XC3S400 maps to a
VREF-type pin on the XC3S1000, the XC3S1500, or the
XC3S2000. If the other VREF pins in the bank all connect to
a voltage reference to support a special I/O standard, then
also connect the N.C. pin on the XC3S400 to the same
VREF voltage. This provides maximum flexibility as you
could potentially migrate a design from the XC3S400 device
to an XC3S1000, an XC3S1500, or an XC3S2000 FPGA
without changing the printed circuit board.
An electronic version of this package pinout table and foot-
print diagram is available for download from the Xilinx web-
site at
http://www.xilinx.com/bvdocs/publications/s3_pin.zip
.
Pinout Table
Table 30:
FG456 Package Pinout
Bank
0
0
0
0
0
0
0
0
0
3S400
Pin Name
IO
IO
IO
IO
IO/VREF_0
IO/VREF_0
N.C. (
)
IO/VREF_0
IO_L01N_0/
VRP_0
3S1000
3S1500
3S2000
Pin Name
IO
IO
IO
IO
IO/VREF_0
IO/VREF_0
IO/VREF_0
IO/VREF_0
IO_L01N_0/
VRP_0
FG456
Pin
Number
A10
D9
D10
F6
A3
C7
E5
F7
B4
Type
I/O
I/O
I/O
I/O
VREF
VREF
VREF
VREF
DCI
0
IO_L01P_0/
VRN_0
IO_L06N_0
IO_L06P_0
IO_L09N_0
IO_L09P_0
IO_L10N_0
IO_L10P_0
IO_L15N_0
IO_L15P_0
IO_L16N_0
IO_L16P_0
N.C. (
)
N.C. (
)
N.C. (
)
N.C. (
)
IO_L24N_0
IO_L24P_0
IO_L25N_0
IO_L25P_0
IO_L27N_0
IO_L27P_0
IO_L28N_0
IO_L28P_0
IO_L29N_0
IO_L29P_0
IO_L30N_0
IO_L30P_0
IO_L31N_0
IO_L31P_0/
VREF_0
IO_L32N_0/
GCLK7
IO_L32P_0/
GCLK6
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
IO
IO
IO
IO
IO
IO
IO_L01P_0/
VRN_0
IO_L06N_0
IO_L06P_0
IO_L09N_0
IO_L09P_0
IO_L10N_0
IO_L10P_0
IO_L15N_0
IO_L15P_0
IO_L16N_0
IO_L16P_0
IO_L19N_0
IO_L19P_0
IO_L22N_0
IO_L22P_0
IO_L24N_0
IO_L24P_0
IO_L25N_0
IO_L25P_0
IO_L27N_0
IO_L27P_0
IO_L28N_0
IO_L28P_0
IO_L29N_0
IO_L29P_0
IO_L30N_0
IO_L30P_0
IO_L31N_0
IO_L31P_0/
VREF_0
IO_L32N_0/
GCLK7
IO_L32P_0/
GCLK6
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
IO
IO
IO
IO
IO
IO
A4
DCI
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
D5
C5
B5
A5
E6
D6
C6
B6
E7
D7
B7
A7
E8
D8
B8
A8
F9
E9
B9
A9
F10
E10
C10
B10
F11
E11
D11
C11
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
VREF
0
B11
GCLK
0
A11
GCLK
0
0
0
0
0
1
1
1
1
1
1
C8
F8
G9
G10
G11
A12
E16
F12
F13
F16
F17
VCCO
VCCO
VCCO
VCCO
VCCO
I/O
I/O
I/O
I/O
I/O
I/O
Table 30:
FG456 Package Pinout
(Continued)
Bank
3S400
Pin Name
3S1000
3S1500
3S2000
Pin Name
FG456
Pin
Number
Type
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