參數(shù)資料
型號(hào)： XC2S200-5FGG256C
廠商： Xilinx Inc
文件頁數(shù)： 7/99頁
文件大?。?/td> 0K
描述： IC SPARTAN-II FPGA 200K 256-FBGA
標(biāo)準(zhǔn)包裝： 90
系列： Spartan®-II
LAB/CLB數(shù)： 1176
邏輯元件/單元數(shù)： 5292
RAM 位總計(jì)： 57344
輸入/輸出數(shù)： 176
門數(shù)： 200000
電源電壓： 2.375 V ~ 2.625 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FBGA（17x17）
其它名稱： 122-1310
Spartan-II FPGA Family: Functional Description
DS001-2 (v2.8) June 13, 2008
Module 2 of 4
Product Specification
15
R
Figure 9 is a diagram of the Spartan-II family boundary scan
logic. It includes three bits of Data Register per IOB, the
IEEE 1149.1 Test Access Port controller, and the Instruction
Register with decodes.
Bit Sequence
The bit sequence within each IOB is: In, Out, 3-State. The
input-only pins contribute only the In bit to the boundary
scan I/O data register, while the output-only pins
contributes all three bits.
From a cavity-up view of the chip (as shown in the FPGA
Editor), starting in the upper right chip corner, the boundary
scan data-register bits are ordered as shown in Figure 10.
BSDL (Boundary Scan Description Language) files for
Spartan-II family devices are available on the Xilinx
website, in the Downloads area.
Figure 9: Spartan-II Family Boundary Scan Logic
D
Q
D
Q
IOB
M
U
X
Bypass
Register
IOB
TDO
TDI
IOB
1
0
1
0
1
0
1
0
1
0
sd
LE
DQ
D
Q
D
Q
1
0
1
0
1
0
1
0
DQ
LE
sd
LE
DQ
sd
LE
DQ
IOB
D
Q
1
0
DQ
LE
sd
IOB.T
DATA IN
IOB.I
IOB.Q
IOB.T
IOB.I
SHIFT/
CAPTURE
CLOCK DATA
REGISTER
DATAOUT
UPDATE
EXTEST
DS001_09_032300
Instruction Register
相關(guān)PDF資料
PDF描述
XC2S200-5FG256C IC FPGA 2.5V C-TEMP 256-FBGA
XC6SLX16-L1FT256I IC FPGA SPARTAN 6 256FTGBGA
554725-5 CONN CHAMP INNER FERRULE .450
AMC40DRTN CONN EDGECARD 80POS .100 DIP SLD
AMC40DRTH CONN EDGECARD 80POS .100 DIP SLD
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參數(shù)描述
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XC2S200-5FGG456C4124 制造商:Xilinx 功能描述:
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