參數(shù)資料
型號(hào)： XAM1808AZCE4
廠商： Texas Instruments
文件頁(yè)數(shù)： 66/264頁(yè)
文件大?。?/td> 0K
描述： IC ARM PROCESSOR 361NFBGA
標(biāo)準(zhǔn)包裝： 160
系列： Sitara ARM®, Cortex™A8
處理器類型： ARM 微處理器
速度： 456MHz
電壓： 1.25 V ~ 1.35 V
安裝類型： 表面貼裝
封裝/外殼： 361-LFBGA
供應(yīng)商設(shè)備封裝： 361-NFBGA（13x13）
包裝： 托盤
其它名稱： 296-27534
XAM1808AZCE4-ND
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SPRS653E – FEBRUARY 2010 – REVISED MARCH 2014
Table 6-68. Additional SPI0 Master Timings, 5-Pin Option (1)(2)(3) (continued)
1.3V, 1.2V
1.1V
1.0V
NO.
PARAMETER
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
Polarity = 0, Phase = 0,
2P-2
2P-3
to SPI0_CLK rising
Polarity = 0, Phase = 1,
0.5M+2P-2
0.5M+2P-3
to SPI0_CLK rising
Delay from SPI0_SCS active to
22
td(SCS_SPC)M
ns
first SPI0_CLK(7) (8) (9)
Polarity = 1, Phase = 0,
2P-2
2P-3
to SPI0_CLK falling
Polarity = 1, Phase = 1,
0.5M+2P-2
0.5M+2P-3
to SPI0_CLK falling
Polarity = 0, Phase = 0,
3P+5
3P+6
to SPI0_CLK rising
Polarity = 0, Phase = 1,
0.5M+3P+5
0.5M+3P+6
to SPI0_CLK rising
Delay from assertion of SPI0_ENA
23
td(ENA_SPC)M
ns
low to first SPI0_CLK edge.(10)
Polarity = 1, Phase = 0,
3P+5
3P+6
to SPI0_CLK falling
Polarity = 1, Phase = 1,
0.5M+3P+5
0.5M+3P+6
to SPI0_CLK falling
(7)
If SPI0_ENA is asserted immediately such that the transmission is not delayed by SPI0_ENA.
(8)
In the case where the master SPI is ready with new data before SPI0_SCS assertion.
(9)
This delay can be increased under software control by the register bit field SPIDELAY.C2TDELAY[4:0].
(10) If SPI0_ENA was initially deasserted high and SPI0_CLK is delayed.
Table 6-69. Additional SPI0 Slave Timings, 4-Pin Enable Option (1)(2)(3)
1.3V, 1.2V
1.1V
1.0V
NO.
PARAMETER
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
Polarity = 0, Phase = 0,
1.5P-3
2.5P+17.5
1.5P-3
2.5P+20
1.5P-3
2.5P+27
from SPI0_CLK falling
Polarity = 0, Phase = 1,
– 0.5M+1.5P-3
– 0.5M+2.5P+17.5
– 0.5M+1.5P-3
– 0.5M+2.5P+20
– 0.5M+1.5P-3
– 0.5M+2.5P+27
from SPI0_CLK falling
Delay from final SPI0_CLK edge
24
td(SPC_ENAH)S
ns
to slave deasserting SPI0_ENA.
Polarity = 1, Phase = 0,
1.5P-3
2.5P+17.5
1.5P-3
2.5P+20
1.5P-3
2.5P+27
from SPI0_CLK rising
Polarity = 1, Phase = 1,
– 0.5M+1.5P-3
– 0.5+2.5P+17.5
– 0.5M+1.5P-3
– 0.5+2.5P+20
– 0.5M+1.5P-3
– 0.5+2.5P+27
from SPI0_CLK rising
(1)
These parameters are in addition to the general timings for SPI slave modes (Table 6-65).
(2)
P = SYSCLK2 period; M = tc(SPC)M (SPI master bit clock period)
(3)
Figure shows only Polarity = 0, Phase = 0 as an example. Table gives parameters for all four slave clocking modes.
158
Peripheral Information and Electrical Specifications
Copyright 2010–2014, Texas Instruments Incorporated
Product Folder Links: AM1808
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XAM1808AZCED4 制造商:TI 制造商全稱:Texas Instruments 功能描述:AM1808 ARM Microprocessor
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