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參數(shù)資料
| 型號： | XAM1808AZCE4 |
| 廠商： | Texas Instruments |
| 文件頁數(shù)： | 52/264頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ARM PROCESSOR 361NFBGA |
| 標(biāo)準(zhǔn)包裝： | 160 |
| 系列： | Sitara ARM®, Cortex™A8 |
| 處理器類型： | ARM 微處理器 |
| 速度： | 456MHz |
| 電壓： | 1.25 V ~ 1.35 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 361-LFBGA |
| 供應(yīng)商設(shè)備封裝： | 361-NFBGA（13x13） |
| 包裝： | 托盤 |
| 其它名稱： | 296-27534 XAM1808AZCE4-ND |
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SPRS653E – FEBRUARY 2010 – REVISED MARCH 2014
Table 6-55. Switching Characteristics for McBSP0 [1.3V, 1.2V, 1.1V](1)(2)
(see Figure 6-32)
1.3V, 1.2V
1.1V
NO.
PARAMETER
UNIT
MIN
MAX
MIN
MAX
td(CKSH-
Delay time, CLKS high to CLKR/X high for internal
1
2
14.5
2
16
ns
CKRXH)
CLKR/X generated from CLKS input
2
tc(CKRX)
Cycle time, CLKR/X
CLKR/X int
2P or 20(3)(4)(5)
2P or 25(3)(4)(5)
ns
Pulse duration, CLKR/X high or
3
tw(CKRX)
CLKR/X int
C - 2(6)
C + 2(6)
C - 2(6)
C + 2(6)
ns
CLKR/X low
CLKR int
-4
5.5
-4
5.5
Delay time, CLKR high to internal FSR
4
td(CKRH-FRV)
ns
valid
CLKR ext
2
14.5
2
16
CLKX int
-4
5.5
-4
5.5
Delay time, CLKX high to internal FSX
9
td(CKXH-FXV)
ns
valid
CLKX ext
2
14.5
2
16
CLKX int
-4
7.5
-5.5
7.5
tdis(CKXH-
Disable time, DX high impedance
12
ns
DXHZ)
following last data bit from CLKX high
CLKX ext
-2
16
-22
16
CLKX int
-4 + D1(7)
5.5 + D2(7)
-4 + D1(7)
5.5 + D2(7)
13
td(CKXH-DXV)
Delay time, CLKX high to DX valid
ns
CLKX ext
2 + D1(7)
14.5 + D2(7)
2 + D1(7)
16 + D2(7)
Delay time, FSX high to DX valid
FSX int
-4(8)
5(8)
-4(8)
5(8)
14
td(FXH-DXV)
ns
ONLY applies when in data
FSX ext
-2(8)
14.5(8)
-2(8)
16(8)
delay 0 (XDATDLY = 00b) mode
(1)
CLKRP = CLKXP = FSRP = FSXP = 0. If polarity of any of the signals is inverted, then the timing references of that signal are also
inverted.
(2)
Minimum delay times also represent minimum output hold times.
(3)
Minimum CLKR/X cycle times must be met, even when CLKR/X is generated by an internal clock source. Minimum CLKR/X cycle times
are based on internal logic speed; the maximum usable speed may be lower due to EDMA limitations and AC timing requirements.
(4)
P = ASYNC3 period in ns. For example, when the ASYNC clock domain is running at 100 MHz, use 10 ns.
(5)
Use whichever value is greater.
(6)
C = H or L
S = sample rate generator input clock = P if CLKSM = 1 (P = ASYNC period)
S = sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)
H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even
H = (CLKGDV + 1)/2 * S if CLKGDV is odd
L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even
L = (CLKGDV + 1)/2 * S if CLKGDV is odd
CLKGDV should be set appropriately to ensure the McBSP bit rate does not exceed the maximum limit (see (4) above).
(7)
Extra delay from CLKX high to DX valid applies only to the first data bit of a device, if and only if DXENA = 1 in SPCR.
if DXENA = 0, then D1 = D2 = 0
if DXENA = 1, then D1 = 6P, D2 = 12P
(8)
Extra delay from FSX high to DX valid applies only to the first data bit of a device, if and only if DXENA = 1 in SPCR.
if DXENA = 0, then D1 = D2 = 0
if DXENA = 1, then D1 = 6P, D2 = 12P
Copyright 2010–2014, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
145
Product Folder Links: AM1808
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