參數(shù)資料
型號： UPSD3434EV
廠商： 意法半導(dǎo)體
英文描述： Turbo Plus Series Fast Turbo 8032 MCU with USB and Programmable Logic(帶有USB和可編程邏輯的Turbo Plus系列快速Turbo 8032 MCU)
中文描述： Turbo Plus系列高速渦輪8032 USB和可編程邏輯（帶有的USB和可編程邏輯的渦輪加系列快速渦輪8032單片機(jī)微控制器）
文件頁數(shù)： 121/293頁
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代理商： UPSD3434EV
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uPSD34xx
I
2
C interface
121/293
23.8
I
2
C interface control register (S1CON)
Table 54.
Serial control register S1CON (SFR DCh, reset value 00h)
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
CR2
ENI1
STA
STO
ADDR
AA
CR[1:0]
Bit
Symbol
R/W
Function
7
CR2
R,W
This bit, along with bits CR1 and CR0, determine the SCL
clock frequency (f
SCL
) when SIOE is in Master mode. These
bits create a clock divisor for f
OSC
. See
Table 55
.
I
2
C Interface Enable
0 = SIOE disabled, 1 = SIOE enabled. When disabled, both
SDA and SCL signals are in high impedance state.
6
ENI1
R,W
5
STA
R,W
START flag.
When set, Master mode is entered and SIOE generates a
START condition only if the I
2
C bus is not busy. When a
START condition is detected on the bus, the STA flag is
cleared by hardware. When the STA bit is set during an
interrupt service, the START condition will be generated after
the interrupt service.
4
STO
R,W
STOP flag
When STO is set in Master mode, the SIOE generates a
STOP condition. When a STOP condition is detected, the STO
flag is cleared by hardware. When the STO bit is set during an
interrupt service, the STOP condition will be generated after
the interrupt service.
3
ADDR
R,W
This bit is set when an address byte received in Slave mode
matches the device address programmed into the S1ADR
register. The ADDR bit must be cleared with firmware.
2
AA
R,W
Assert Acknowledge enable
If AA = 1, an acknowledge signal (low on SDA) is automatically
returned during the acknowledge bit-time on the SCL line
when any of the following three events occur:
1.
SIOE in Slave mode receives an address that
matches contents of S1ADR register
2.
A data byte has been received while SIOE is in
Master Receiver mode
3.
A data byte has been received while SIOE is a
selected Slave Receiver
When AA = 0, no acknowledge is returned (high on SDA
during acknowledge bit-time).
1, 0
CR1, CR0
R,W
These bits, along with bit CR2, determine the SCL clock
frequency (f
SCL
) when SIOE is in Master mode. These bits
create a clock divisor for f
OSC
. See
Table 55
for values.
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PDF描述
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