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參數(shù)資料
| 型號(hào)： | UPD784224GK |
| 廠(chǎng)商： | NEC Corp. |
| 英文描述： | 16/8-BIT SINGLE-CHIP MICROCONTROLLERS |
| 中文描述： | 16/8-BIT單晶片微控制器 |
| 文件頁(yè)數(shù)： | 74/92頁(yè) |
| 文件大?。?/td> | 687K |
| 代理商： | UPD784224GK |
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74
μ
PD784224, 784225, 784224Y, 784225Y
Data Sheet U12376EJ1V0DS00
Other Operations (T
A
=
40
°
C to +85
°
C, V
DD
= V
DD0
= V
DD1
= AV
DD
= 1.8 to 5.5 V, V
SS
= V
SS0
= V
SS1
= AV
SS
= 0 V)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
NMI high-/low-level
width
t
WNIL
t
WNIH
10
μ
s
INTP input high-/low-
level width
t
WITL
t
WITH
INTP0 to INTP6
100
ns
RESET high-/low-level
width
t
WRSL
t
WRSH
10
μ
s
Clock Output Operation
(T
A
=
40
°
C to +85
°
C, V
DD
= V
DD0
= V
DD1
= AV
DD
= 1.8 to 5.5 V, V
SS
= V
SS0
= V
SS1
= AV
SS
= 0 V)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
PCL cycle time
t
CYCL
4.5 V
≤
V
DD
≤
5.5 V, nT
80
31,250
ns
PCL high-/low-level
width
t
CLL
t
CLH
4.5 V
≤
V
DD
≤
5.5 V, 0.5T
10
30
15,615
ns
PCL rising/falling time
t
CLR
4.5 V
≤
V
DD
≤
5.5 V
5
ns
t
CLF
2.7 V
≤
V
DD
< 4.5 V
10
ns
1.8 V
≤
V
DD
< 2.7 V
20
ns
Remark
T: t
CYK
= 1/f
XX
(f
XX
: Main system clock frequency)
n: Divided frequency ratio set by software in the CPU
When using the main system clock: n = 1, 2, 4, 8, 16, 32, 64, 128
When using the subsystem clock: n = 1
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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