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參數(shù)資料
| 型號(hào)： | UPD703100GJ-40-8EU |
| 廠商： | NEC Corp. |
| 英文描述： | V850E/MS1TM 32/16-BIT SINGLE-CHIP MICROCONTROLLERS |
| 中文描述： | V850E/MS1TM 32/16單晶片微控制器 |
| 文件頁(yè)數(shù)： | 60/132頁(yè) |
| 文件大小： | 1174K |
| 代理商： | UPD703100GJ-40-8EU |
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Preliminary Data Sheet U14168EJ2V0DS00
60
μ
PD703100A-33, 703100A-40, 703101A-33, 703102A-33
Instruction Set
(1/7)
Execution
Clock
Flags
Mnemonic
Operand
Opcode
Operation
i
r
l
CY
OV
S
Z
SAT
reg1,reg2
rr r r r 0 0 1 1 1 0 R R R RR
GR[reg2]
←
GR[reg2]+GR[reg1]
1
1
1
×
×
×
×
ADD
imm5,reg2
rr r r r 0 1 0 0 1 0 i i i ii
GR[reg2]
←
GR[reg2]+sign-extend(imm5)
1
1
1
×
×
×
×
r r r r r 1 1 0 0 0 0 r r r rr
ADDI
imm16,reg1,reg2
i i ii i i i i i i i i i i i i
GR[reg2]
←
GR[reg1]+sign-extend(imm16)
1
1
1
×
×
×
×
AND
reg1,reg2
rr r r r 0 0 1 0 1 0 R R R RR
GR[reg2]
←
GR[reg2]AND GR[reg1]
1
1
1
0
×
×
rr r r r 1 1 0 1 1 0 R R R RR
ANDI
imm16,reg1,reg2
ii i i i i i i i i i i i i ii
GR[reg2]
←
GR[reg1]AND zero-
extend(imm16)
1
1
1
0
0
×
dd d d d 1 0 1 1 d d d c c cc
When
conditions are
satisfied
2
Note 2
2
Note 2
2
Note 2
Bcond
disp9
Note 1
if conditions are satisfied
then PC
←
PC+sign-
extend(disp9)
When
conditions are
not satisfied
1
1
1
rr r r r 1 1 1 1 1 1 0 0 0 00
BSH
reg2,reg3
ww w w w 0 1 1 0 1 0 0 0 0 10
GR[reg3]
←
GR[reg2] (23 : 16) II GR[reg2]
(31 : 24) II GR[reg2] (7 : 0) II GR[reg2] (15 : 8)
1
1
1
×
0
×
×
rr r r r 1 1 1 1 1 1 0 0 0 00
BSW
reg2,reg3
ww w w w 0 1 1 0 1 0 0 0 0 00
GR[reg3]
←
GR[reg2] (7 : 0) II GR[reg2] (15 : 8) II
GR[reg2] (23 : 16) II GR[reg2] (31 : 24)
1
1
1
×
0
×
×
CALLT
imm6
00 0 0 0 0 1 0 0 0 i i i i ii
CTPC
←
PC+2(return PC)
CTPSW
←
PSW
adr
←
CTBP+zero-extend(imm6 logically
shift left by 1)
PC
←
CTBP+zero-extend(Load-
memory(adr, Half-word))
4
4
4
10 b b b 1 1 1 1 1 0 R R R RR
bit#3,
disp 16[reg1]
dd d d d d d d d d d d d d dd
adr
←
GR[reg1]+sign-extend(disp16)
Z flags
←
Not(Load-memory-bit(adr,bit#3))
Store-memory-bit (adr,bit#3,0)
3
Note 3
3
Note 3
3
Note 3
×
rr r r r 1 1 1 1 1 1 R R R RR
CLR1
reg2,[reg1]
00 0 0 0 0 0 0 1 1 1 0 0 1 00
adr
←
GR[reg1]
Z flags
←
Not(Load-memory-bit(adr,reg2))
Store-memory-bit (adr,reg2,0)
3
Note 3
3
Note 3
3
Note 3
×
rr r r r 1 1 1 1 1 1 i i i ii
cccc,imm5,reg2,
reg3
ww w w w 0 1 1 0 0 0 c c c c0
if condition are satisfied then
GR[reg3]
←
sign-extended(imm5)
else GR[reg3]
←
GR[reg2]
1
1
1
rr r r r 1 1 1 1 1 1 R R R RR
CMOV
cccc,reg1,reg2,
reg3
ww w w w 0 1 1 0 0 1 c c c c0
if conditions are satisfied
then GR[reg3]
←
GR[reg1]
else GR[reg3]
←
GR[reg2]
1
1
1
reg1,reg2
rr r r r 0 0 1 1 1 1 R R R RR
result
←
GR[reg2]
GR[reg1]
1
1
1
×
×
×
×
CMP
imm5,reg2
rr r r r 0 1 0 0 1 1 i i i ii
result
←
GR[reg2]
sign-extend(imm5)
1
1
1
×
×
×
×
00 0 0 0 1 1 1 1 1 1 0 0 0 00
CTRET
00 0 0 0 0 0 1 0 1 0 0 0 1 00
PC
←
CTPC
PSW
←
CTPSW
3
3
3
R
R
R
R
R
00 0 0 0 1 1 1 1 1 1 0 0 0 00
DI
00 0 0 0 0 0 1 0 1 1 0 0 0 00
PSW.ID
←
1
1
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