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參數(shù)資料
| 型號： | UPD30102S1-54-3C |
| 廠商： | NEC Corp. |
| 英文描述： | 64/32-bit Microprocessor |
| 中文描述： | 64/32微處理器 |
| 文件頁數(shù)： | 692/701頁 |
| 文件大?。?/td> | 2329K |
| 代理商： | UPD30102S1-54-3C |
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APPENDIX A DIFFERENCES BETWEEN V
R
4102 AND V
R
4101
692
A.2.12 DSIU
(1) Hardware Flow Control
The V
R
4102 has two pins for hardware flow control, DCTS# and DRTS#, while the V
R
4101 has no pins for it.
(2) Supported Interrupts
The V
R
4102 DSIU supports receive error interrupt, receive completion interrupt, transmit completion interrupt,
and CTS interrupt. The V
R
4101 DSIU supports receive error interrupt, receive completion interrupt, and transmit
completion interrupt.
(3) Alternative Functions of DSIU Pins
The V
R
4102 DSIU pins can be used as general-purpose output port, GPIO[47..44], when DSIU is disabled.
Those of the V
R
4101 have no alternative functions.
A.2.13 SIU
The V
R
4102 SIU is newly designed and is functionally compatible with NS16550 in contrast to that of the V
R
4101
which is originally designed by NEC. Their differences are as summarized below.
Item
V
R
4102
V
R
4102
Architecture
Maximum data rate
IR communication
Data transfer
Character length
Stop bit length
Parity check
Functionally compatible with NS16550
1.15 Mbps
Available
Read out of FIFO buffers by software
5, 6, 7, or 8 bits
1, 1.5 (for 5 bits), or 2 (for 6, 7, or 8 bits)
Checked/generated is selectable
NEC original
115 kbps
Available
DMA
7 or 8 bits
1 or 2
Checked/not generated
(substituted by software)
Automatically detected
Available
Automatically detected
Occurs receive data lost interrupt
RTS#, CTS#, DTR#, DSR#, DCD
From DMA (2K bytes) to SIUTXDATREG
Framing error
Break transmission
Break detection
Receive overrun error
Flow control pins
Transmit data flow
Automatically detected
Available
Automatically detected
Automatically detected
RTS#, CTS#, DTR#, DSR#, DCD#
16450 mode: from SIUTH register to transmit
shift register
FIFO mode: from FIFO (16 bytes) to
transmit shift register
16450 mode: from receive shift register to
SIURB register
FIFO mode: from receive shift register to
FIFO (16 bytes)
Receive data flow
From SIURXDATREG to DMA (2K bytes)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD30102S1-66-3C | 64/32-bit Microprocessor |
| UPD30550F2-300-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
| UPD30550F2-400-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
| UPD4168 | 8,192 x 8-BIT NMOS XRAM |
| UPD4168C-15 | 8,192 x 8-BIT NMOS XRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD30102S1-66-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30111S1-70-3C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|CMOS|BGA|224PIN|PLASTIC |
| UPD30121 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
| UPD30121F1-131-GA1 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
| UPD30121F1-168-GA1 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
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