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參數(shù)資料
| 型號(hào)： | UPD17017 |
| 廠商： | NEC Corp. |
| 元件分類： | 4位微控制器 |
| 英文描述： | 4-BIT SINGLE-CHIP MICROCONTROLLER FOR SMALL GENERAL-PURPOSE INFRARED REMOTE CONTROL TRANSMITTER |
| 中文描述： | 4位單片機(jī)的小型通用紅外遙控器 |
| 文件頁(yè)數(shù)： | 159/324頁(yè) |
| 文件大小： | 1295K |
| 代理商： | UPD17017 |
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μ
PD17016, 17017
159
14.2 Functional Outline of PLL Frequency Synthesizer
The PLL frequency synthesizer divides a signal input from the VCOH (pin 32) or VCOL (pin 31) pin by using
the programmable divider and outputs a phase difference from the reference frequency from the EO
1
and EO
0
pins.
The PLL frequency synthesizer operates only when the CE pin is high, and is disabled when the CE pin is
low.
For the details on the disable status of the PLL frequency synthesizer, refer to
14.6
.
The following subsections 14.2.1 through 14.2.6 outline the function of each block of the PLL frequency
synthesizer.
14.2.1 Input select block
This block selects the pin from which a signal output from an external voltage-controlled oscillator is input.
As the input pin, the VCOH or VCOL pin is selected by the PLL mode select register (RF address 21H).
For details, refer to
14.3
.
14.2.2 Programmable divider
The programmable divider divides the signal input from the VCOH or VCOL pin at the division ratio set by
the program.
Two types of division modes can be selected: direct division and pulse swallow modes.
The division mode is selected by the PLL mode select register.
The division ratio is set by the PLL data register (PLLR: peripheral address 41H) via the data buffer.
For details, refer to
14.3
.
14.2.3 Reference frequency generator
This generator generates a reference frequency to be compared by the phase comparator.
Twelve types of reference frequencies can be selected by using the PLL reference mode select register (RF
address 31H).
For details, refer to
14.4
.
14.2.4 Phase comparator and unlock detection block
The phase comparator compares the division signal output by the programmable divider with the signal from
the reference frequency generator, and outputs a phase difference.
The unlock detection block detects the unlock status of the PLL.
The unlock status of the PLL is detected by the PLL unlock FF judge register (RF address 05H).
For details, refer to
14.5
.
14.2.5 Charge pump
The charge pump outputs the signal output by the phase comparator to the EO
1
an EO
0
pins as a high-level,
low-level, or floating signal.
For details, refer to
14.5
.
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