參數(shù)資料
型號(hào)： TS88915T
英文描述： TS88915T [Updated 6/02. 19 Pages] Low Skew CMOS PLL Clock Driver. 3 state 70 and 100 MHZ versions
中文描述： TS88915T [更新6月2日。 19頁(yè)]低偏移的CMOS PLL時(shí)鐘驅(qū)動(dòng)器。 3國(guó)70和100兆赫的版本
文件頁(yè)數(shù)： 8/19頁(yè)
文件大?。?/td> 333K
代理商： TS88915T
8
TS88915T
2122A–HIREL–06/02
Notes:
1. These specifications are not tested, they are guaranteed by statistical characterization. See General AC specification
Note 1.
2. t
CYCLE
in this specification is 1/Frequency at which the particular output is running.
3. The T
PD
specification’s min/max values may shift closer to zero of a larger pull up resistor is used.
4. Under equally loaded conditions and at a fixed temperature and voltage.
5. With V
CC
fully powered-on, and an output properly connected to the FEEDBACK pin. t
LOCK
maximum is with C1 = 0.1 μF,
t
LOCK
minimum is with C1 = 0.01 μF.
Figure 4.
Output/Input Switching Waveforms and Timing Diagrams
(These waveforms represent the hook-up configuration of Figure 8)
t
LOCK
(5)
Time required to acquire Phase-Lock from
time SYNC inputs signal is received
1.0
10
ms
Also time to lock
indicator High
t
PZL
Output Enable Time OE/RST to 2X_Q, Q0-
Q4, Q5 and Q/2
3.0
14
ns
Measured with
the PLL_EN pin
Low
t
PHZ
, t
PLZ
Output Disable Time OE/RST to 2X_Q, Q0-
Q4, Q5 and Q/2
3.0
14
ns
Measured with
the PLL_EN pin
Low
AC Characteristics
(T
c
= -55
°
C to +125
°
C, V
CC
= 5.0V
±
5%, Load = 50
terminated to V
CC
/2)
(Continued)
Symbol
Parameter
Min
Max
Unit
Conditions
tSKEWall
tSKEWr
tSKEWf
tSKEWr
SYNC INPUT
(SYNC[1] or
SYNC[0])
FEEDBACK
INPUT
Q/2 OUTPUT
Q0-Q4
OUTPUTS
Q5 OUTPUT
2X_Q OUTPUT
tCYCLE SYNC INPUT
tPD
tCYCLE "Q" OUTPUTS
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