參數資料
型號： TS8882VF20
文件頁數： 17/42頁
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代理商： TS8882VF20
17
TS68882
2119A
–
12/01
Figure 9.
Synchronous Read Cycle Timing Diagram
Note:
START is actually a logical condition, but is shown as an active signal for clarity. The logical
equation for this signal is: START = CS + AS + (R/W
·
DS).
Additional
Information
Additional information shall not be for any inspection purposes.
Capacitance (Not for Inspection Purposes)
Symbol
Parameter
Test Conditions
Min
Max
Unit
C
in
Input Capacitance
Vin = 0 T
amb
= 25
°
C
20
pF
f = 1 MHz
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PDF描述
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