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參數(shù)資料
| 型號： | TS8388BVF |
| 元件分類： | ADC |
| 英文描述： | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CQFP68 |
| 封裝： | CERAMIC, QFP-68 |
| 文件頁數(shù)： | 44/44頁 |
| 文件大?。?/td> | 850K |
| 代理商： | TS8388BVF |
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9
Preliminary Beta-Site
Specification
TS8388BF
3.4.
TIMING DIAGRAMS
TC1
TC2
TA= 250 ps TBC
X
N+1
X
N+2
X
N+3
N
Figure 1 : TS8388BF TIMING DIAGRAM
( 1 GSPS CLOCK RATE )
Data Ready Reset , Clock held at LOW level
DIGITAL
OUTPUTS
(VIN, VINB )
Data Ready
(DR, DRB)
(CLK, CLKB)
X
N+5
TD1=TC1+TDR-TOD
= TC1-40 ps = 460 ps
ps
DATA
N-4
DATA
N-3
DATA N
DATA
N-1
DATA
N-2
TC=1000 ps
X
N+4
TOD = 1360 ps
1360 ps
DRRB
1ns (min)
TDR = 1320 ps
TPD: 4.0 Clock periods
1000 ps
TRDR = 920 ps
N-1
TD2 = TC2+TOD-TDR
= TC2+40ps = 540 ps
TDR = 1320 ps
DATA
N-5
DATA
N+1
TC1
TC2
TA= 250ps TBC
X
N+1
X
N+2
X
N+3
N
Figure 2 : TS8388BF TIMING DIAGRAM
( 1 GSPS CLOCK RATE )
Data Ready Reset , Clock held at HIGH level
DIGITAL
OUTPUTS
(V IN, VINB )
Data Ready
(DR, DRB)
(CLK, CLKB)
X
N+5
TD1=TC1+TDR-TOD
= TC1-40 ps = 460 ps
DATA
N-4
DATA
N-3
DATA N
DATA
N-1
DATA
N-2
TC = 1000 ps
X
N+4
TOD = 1360 ps
1360 ps
DRRB
1ns (min)
TDR = 1320 ps
TPD: 4.0 Clock periods
1000 ps
TRDR = 920ps
N-1
TD2 = TC2+TOD-TDR
= TC2+40ps = 540 ps
TDR = 1120 ps
DATA
N-5
DATA
N+1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TS8388BMFB/Q | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CQFP68 |
| TS8388BMF | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CQFP68 |
| TS8388BCG | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CBGA72 |
| TS8388BCG | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CBGA72 |
| TS8388BCG | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CBGA72 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TS8388BVFS | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
| TS8388BVGL | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
| TS8388BVGL (+LID) | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
| TS83C194 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:16-Bit Microcontroller |
| TS83C196KB-10 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:16-Bit Microcontroller |
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