參數(shù)資料
型號： TMS320LC546
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： Digital Signal Processors(20/25ns指令周期， 高性能，大并行度，特殊指令集可有效實現(xiàn)多種復雜算法及應用的DSP)
中文描述： 數(shù)字信號處理器（20/25ns指令周期，高性能，大并行度，特殊指令集可有效實現(xiàn)多種復雜算法及應用的數(shù)字信號處理器）
文件頁數(shù)： 92/107頁
文件大小： 2149K
代理商： TMS320LC546
TMS320C54x, TMS320LC54x
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS039A – FEBRUARY 1996 – REVISED JULY 1997
89
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
buffered serial port transmit timing of internal frame and internal clock
switching characteristics over recommended operating conditions [H = 0.5tc(CO)] (see Figure 35)
PARAMETER
’C54x-40
’LC54x-40
’LC54x-50
’54x-66
UNIT
MIN
MAX
MIN
MAX
tc(SCK)
Cycle time, serial port clock, internal clock
2H
62H
2H
62H
ns
td(BFSX)
Delay time, BFSX after BCLKX rising edge
(see Notes 3 and 4)
10
10
ns
td(BDX)
tdis(BDX)
tdis(BDX)pcm
ten(BDX)pcm
th(BDX)
tf(SCK)
tr(SCK)
tw(SCK)
Values derived from characterization data but not tested
Values assured by design but not tested
NOTES:
3. Internal clock with external BFSX and vice versa are also allowable. However, BFSX timings to BCLKX always are defined
depending on the source of BFSX, and BCLKX timings always are dependent upon the source of BCLKX. Specifically, the
relationship of BFSX to BCLKX is independent of the source of BCLKX.
4. Timings for BCLKX and BFSX are given with polarity bits (BCLKP and BFSP) set to 0.
Delay time, BDX valid after BCLKX rising edge
Disable time, BDX after BCLKX rising edge
Disable time, PCM mode, BDX after BCLKX rising edge
Enable time, PCM mode, BDX after BCLKX rising edge
8
8
ns
0
5
0
5
ns
5
5
ns
7
7
ns
Hold time, BDX valid after BCLKX rising edge
Fall time, serial port clock
Rise time, serial port clock
Pulse duration, serial port clock low/high
0
0
ns
4
4
ns
4
4
ns
H–4
H–4
ns
8/10/12/16
2
1
BDX
BFSX
BCLKX
t
c(SCK)
t
d(BFSX)
t
d(BFSX)
t
dis(BDX)
t
w(SCK)
t
h(BDX)
t
d(BDX)
t
f(SCK)
t
r(SCK)
t
w(SCK)
Figure 35. Buffered Serial Port Transmit Timing of Internal Clocks and Internal Frames
A
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PDF描述
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參數(shù)描述
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