參數(shù)資料
型號： ST72F324BK4TCE
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP32
封裝： 7 X 7 MM, ROHS COMPLIANT, LQFP-32
文件頁數(shù)： 12/197頁
文件大?。?/td> 3593K
代理商： ST72F324BK4TCE
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Obsolete
Product(s)
- Obsolete
Product(s)
ST72324B-Auto
On-chip peripherals
Figure 53.
Clearing the WCOL bit (Write Collision flag) software sequence
Single master systems
A typical single master system may be configured, using an MCU as the master and four
MCUs as slaves (see Figure 54).
The master device selects the individual slave devices by using four pins of a parallel port to
control the four SS pins of the slave devices.
The SS pins are pulled high during reset since the master device ports will be forced to be
inputs at that time, thus disabling the slave devices.
Note: To prevent a bus conflict on the MISO line the master allows only one active slave
device during a transmission.
For more security, the slave device may respond to the master with the received data byte.
Then the master will receive the previous byte back from the slave device if all MISO and
MOSI pins are connected and the slave has not written to its SPIDR register.
Other transmission security methods can use ports for handshake lines or data bytes with
command fields.
Figure 54.
Single master/multiple slave configuration
Clearing sequence after SPIF = 1 (end of a data byte transfer)
1st Step
Read SPICSR
Read SPIDR
2nd Step
SPIF = 0
WCOL = 0
Clearing sequence before SPIF = 1 (during a data byte transfer)
1st Step
2nd Step
WCOL = 0
Read SPICSR
Read SPIDR
Result
Note: Writing to the SPIDR register
instead of reading it does not reset
the WCOL bit.
MISO
MOS
I
MOSI
MISO
SS
SCK
Port
s
Slave
MCU
Slave
MCU
Slave
MCU
Slave
MCU
Maste
r
MCU
SS
5V
SCK
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PDF描述
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