參數(shù)資料
型號： ST72F324BK4TCE
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP32
封裝： 7 X 7 MM, ROHS COMPLIANT, LQFP-32
文件頁數(shù)： 10/197頁
文件大?。?/td> 3593K
代理商： ST72F324BK4TCE
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Obsolete
Product(s)
- Obsolete
Product(s)
ST72324B-Auto
On-chip peripherals
The SPIF bit can be cleared during a second transmission; however, it must be cleared
before the second SPIF bit in order to prevent an Overrun condition (see Overrun condition
10.4.4
Clock phase and clock polarity
Four possible timing relationships may be chosen by software, using the CPOL and CPHA
bits (see Figure 52).
Note:
The idle state of SCK must correspond to the polarity selected in the SPICSR register (by
pulling up SCK if CPOL = 1 or pulling down SCK if CPOL = 0).
The combination of the CPOL clock polarity and CPHA (clock phase) bits selects the data
capture clock edge
Figure 52 shows an SPI transfer with the four combinations of the CPHA and CPOL bits.
The diagram may be interpreted as a master or slave timing diagram where the SCK, MISO
and MOSI pins are directly connected between the master and the slave device.
Note:
If CPOL is changed at the communication byte boundaries, the SPI must be disabled by
resetting the SPE bit.
Figure 52.
Data clock timing diagram(1)
1.
This figure should not be used as a replacement for parametric information. Refer to the Electrical
Characteristics chapter.
SCK
MSB
Bit 6
Bit 5
Bit 4
Bit3
Bit 2
Bit 1
LSB
MISO
(from master)
MOSI
(from slave)
SS
(to slave)
Capture strobe
CPHA = 1
MISO
(from master)
MOSI
SS
(to slave)
Capture strobe
CPHA = 0
(from slave)
(CPOL = 1)
SCK
(CPOL = 0)
SCK
(CPOL = 1)
SCK
(CPOL = 0)
MSB
Bit 6
Bit 5
Bit 4
Bit3
Bit 2
Bit 1
LSB
MSB
Bit 6
Bit 5
Bit 4
Bit3
Bit 2
Bit 1
LSB
MSB
Bit 6
Bit 5
Bit 4
Bit3
Bit 2
Bit 1
LSB
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