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參數(shù)資料
| 型號： | SPMC68376BGCFT20 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 426/440頁 |
| 文件大?。?/td> | 5622K |
| 代理商： | SPMC68376BGCFT20 |
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MC68336/376
SYSTEM INTEGRATION MODULE
MOTOROLA
USER’S MANUAL
Rev. 15 Oct 2000
5-6
Filter circuit implementation can vary, depending upon the external environment and
required clock stability. Figure 5-4 shows two recommended system clock filter
networks. XFC pin leakage must be kept as low as possible to maintain optimum sta-
bility and PLL performance.
An external filter network connected to the XFC pin is not required when an external
system clock signal is applied and the PLL is disabled (MODCLK = 0 at reset). The
XFC pin must be left floating in this case.
Figure 5-4 System Clock Filter Networks
The synthesizer locks when the VCO frequency is equal to fref. Lock time is affected
by the filter time constant and by the amount of difference between the two comparator
inputs. Whenever a comparator input changes, the synthesizer must relock. Lock sta-
tus is shown by the SLOCK bit in SYNCR. During power-up, the MCU does not come
out of reset until the synthesizer locks. Crystal type, characteristic frequency, and lay-
out of external oscillator circuitry affect lock time.
When the clock synthesizer is used, SYNCR determines the system clock frequency
and certain operating parameters. The W and Y[5:0] bits are located in the PLL feed-
back path, enabling frequency multiplication by a factor of up to 256. When the W or
Y values change, VCO frequency changes, and there is a VCO relock delay. The
SYNCR X bit controls a divide-by circuit that is not in the synthesizer feedback loop.
When X = 0 (reset state), a divide-by-four circuit is enabled, and the system clock fre-
quency is one-fourth the VCO frequency (fVCO). When X = 1, a divide-by-two circuit is
enabled and system clock frequency is one-half the VCO frequency (fVCO). There is
no relock delay when clock speed is changed by the X bit.
Clock frequency is determined by SYNCR bit settings as follows:
NORMAL/HIGH-STABILITY XFC CONN
1. MAINTAIN LOW LEAKAGE ON THE XFC NODE. REFER TO APPENDIX A ELECTRICAL CHARACTERISTICS FOR MORE INFORMATION.
VDDSYN
0.01
F
0.1
F
XFC1
VSS
0.1
F
C4
C3
C1
VDDSYN
0.01
F
0.1
F
XFC1, 2
VSS
0.1
F
C4
C3
C1
18 k
R1
0.01
F
C2
NORMAL OPERATING ENVIRONMENT
HIGH-STABILITY OPERATING ENVIRONMENT
2. RECOMMENDED LOOP FILTER FOR REDUCED SENSITIVITY TO LOW FREQUENCY NOISE.
f
sys
f
ref
128
---------- 4Y 1
+
() 2
2W
X
+
()
[]
=
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