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參數(shù)資料
| 型號： | SPMC68376BGCFT20 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 4/440頁 |
| 文件大小： | 5622K |
| 代理商： | SPMC68376BGCFT20 |
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MC68336/376
SYSTEM INTEGRATION MODULE
MOTOROLA
USER’S MANUAL
Rev. 15 Oct 2000
5-21
valid. The MCU asserts DS one full clock cycle after the assertion of AS during a write
cycle.
5.5.1.5 Read/Write Signal
The read/write signal (R/W) determines the direction of the transfer during a bus cycle.
This signal changes state, when required, at the beginning of a bus cycle, and is valid
while AS is asserted. R/W only transitions when a write cycle is preceded by a read
cycle or vice versa. The signal may remain low for two consecutive write cycles.
5.5.1.6 Size Signals
Size signals (SIZ[1:0]) indicate the number of bytes remaining to be transferred during
an operand cycle. They are valid while the AS is asserted. Table 5-9 shows SIZ0 and
SIZ1 encoding.
5.5.1.7 Function Codes
The CPU generates function code signals (FC[2:0]) to indicate the type of activity
occurring on the data or address bus. These signals can be considered address exten-
sions that can be externally decoded to determine which of eight external address
spaces is accessed during a bus cycle.
Address space 7 is designated CPU space. CPU space is used for control information
not normally associated with read or write bus cycles. Function codes are valid while
AS is asserted.
Table 5-10 shows address space encoding.
Table 5-9 Size Signal Encoding
SIZ1
SIZ0
Transfer Size
01
Byte
10
Word
11
Three bytes
0
Long word
Table 5-10 Address Space Encoding
FC2
FC1
FC0
Address Space
000
Reserved
0
1
User data space
0
1
0
User program space
011
Reserved
100
Reserved
1
0
1
Supervisor data space
1
0
Supervisor program space
1
CPU space
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