
Introduction
12
September 2005
SCPS110
1234
56789
10
11
12
13
14
15
16
17
18
19
W
AD16
TRDY
SERR
AD15
VCCP
AD11
C/BE0
AD4
NC
TPB0N
TPA0N
TPB1N
TPA1N
TPBIAS
1
V
IRDY
STOP
C/BE1
AD12
AD10
AD7
AD3
NC
TPB0P
TPA0P
TPB1P
TPA1P
U
C/BE2
DEV-
SEL
PAR
AD13
AD9
AD6
AD2
NC
AGND
AVDD_
_33
VDD
PLL_33
T
AD18
AD17
R0
R1
R
AD22
AD21
AD19
FRAME
PERR
AD14
AD8
AD5
AD0
CPS
TPBIAS
0
AGND
VSSPLL
XO
XI
P
VCCP
C/BE3
AD23
AD20
VCC
GND
VCC
GND
VCC
AD1
TEST0
AVDD_
_33
AVDD_
_33
VDD
PLL_15
PHY_
TEST_
MA
CAD0
// D3
N
AD26
AD25
AD24
IDSEL
GND
CCD1
// CD1
CAD2
// D11
CAD1
// D4
CAD4
// D12
M
AD31
AD30
AD29
AD27
AD28
GND
CAD3
// D5
CAD6
// D13
CAD5
// D6
RSVD
// D14
L
PCLK
GNT
REQ
RI_OUT
/ PME
VCC
CAD9
// A10
CC/
BE0 //
CE1
CAD8
// D15
CAD7
// D7
K
VR_
PORT
VR_EN
PRST
GRST
GND
CAD12
// A11
CAD11
// OE
CAD10
// CE2
VR_
PORT
J
MFUNC
4
MFUNC
5
MFUNC
6
SUS-
PEND
VCC
CAD14
// A9
CAD15
//
IOWR
CAD13
// IORD
VCCCB
H
MFUNC
3
MFUNC
2
SPKR
OUT
MFUNC
1
GND
CPAR
// A13
CBLOC
K // A19
RSVD
// A18
CC/
BE1 //
A8
CAD16
// A17
G
MFUNC
0
SCL
SDA
RSVD
VCC
GND
CTRDY
// A22
CGNT
// WE
CSTOP
// A20
CPERR
// A14
F
GND
RSVD
VCC
GND
RSVD
VCC
GND
CAD29
// D1
VCC
GND
VCC
CAD17
// A24
CIRDY
// A15
CCLK
// A16
CDEV-
SEL //
A21
E
RSVD
NC
RSVD
USB_
EN
CAD28
// D8
CINT //
READY
(IREQ)
CC/
BE3 //
REG
CAD21
// A5
CAD18
// A7
CC/
BE2 //
A12
CFRAM
E // A23
D
RSVD
CAD19
// A25
C
RSVD /
VD0 /
VCCD1
RSVD
LATCH
/ VD3 /
VPPD0
CAD31
// D10
CAD27
// D0
CSERR
// WAIT
CAD25
// A1
CREQ
// IN-
PACK
CRST
// RE-
SET
B
RSVD
DATA /
VD2 /
VPPD1
RSVD
// D2
CCD2
// CD2
CAU-
DIO //
BVD2
(SPKR)
CAD26
// A0
CAD23
// A3
CAD22
// A4
CVS2 //
VS2
A
RSVD
CLOCK
/ VD1 /
VCCD0
CAD30
// D9
CCLK
RUN //
WP
(IOIS16)
CSTS
CHG //
BVD1
(STSC
HG/RI)
CVS1 //
VS1
CAD24
// A2
VCCCB
CAD20
// A6
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
Figure 21. PCI4512 GHK/ZHK-Package Terminal Diagram