(VDD = 3.3 V ±5%, T
參數資料
型號： SI5017-D-GM
廠商： Silicon Laboratories Inc
文件頁數： 25/26頁
文件大?。?/td> 0K
描述： IC CLOCK/DATA RECOVERY 28MLP
標準包裝： 60
系列： DSPLL®
類型： 時鐘和數據恢復（CDR）
PLL： 是
主要目的： SONET/SDH，ATM 應用
輸入： 時鐘
輸出： CML
電路數： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 2.7GHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 28-VFQFN 裸露焊盤
供應商設備封裝： 28-MLP-EP（5x5）
包裝： 管件
其它名稱： 336-1279
Si5017
8
Rev. 1.5
Table 3. AC Characteristics (Clock and Data)
(VDD = 3.3 V ±5%, TA = –40 to 85 °C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Output Clock Rate
fCLK
2.4
—
2.7
GHz
Output Clock Rise Time
tR
—
70
90
ps
Output Clock Fall Time
tF
—
70
90
ps
Output Clock Duty Cycle
48
50
52
% of
UI
Output Data Rise Time
tR
—
80
110
ps
Output Data Fall Time
tF
—
80
110
ps
Clock to Data Delay
FEC (2.7 Gbps)
OC-48
tCr-D
190
230
265
ps
Clock to Data Delay
FEC (2.7 Gbps)
OC-48
tCf-D
–70
–60
–40
–30
–10
0
ps
Input Return Loss
100 kHz–1.5 GHz
1.5 GHz–4.0 GHz
–15
–10
—
dB
Slicing Level Offset
(relative to the internally set input
common mode voltage)
VSLICE
SLICE_LVL = 750 mV to
2.25 V
Loss-of-Signal Range*
(peak-to-peak differential)
VLOS
LOS_LVL = 1.50 to 2.50 V
0
—
40
mV
Loss-of-Signal Response Time
tLOS
8
20
25
s
*Note: Adjustment voltage is calculated as follows:
VLOS = (LOS_LVL – 1.50)/25.
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