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參數(shù)資料
| 型號(hào)： | SAF-C161S-LM 3V AA |
| 廠商： | Infineon Technologies |
| 文件頁(yè)數(shù)： | 66/75頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 16BIT ROM/LESS MQFP-80-7 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | C16xx |
| 核心處理器： | C166 |
| 芯體尺寸： | 16-位 |
| 速度： | 20MHz |
| 連通性： | EBI/EMI，SPI，UART/USART |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 63 |
| 程序存儲(chǔ)器類型： | ROMless |
| RAM 容量： | 2K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 80-QFP |
| 包裝： | 剪切帶 (CT) |
| 其它名稱： | SAF-C161S-LM3VAACT SAF-C161S-LM3VAACT-ND SAF-C161S-LM3VAAINCT |
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C161S
Timing Characteristics
Data Sheet
65
V1.0, 2003-11
Data float after RdCS
(no RW-delay)
t
68
SR –
5 +
t
F
–
TCL - 20
+ 2
t
ns
Address hold after
RdCS, WrCS
t
55
CC -16 +
t
F
–
-16 +
t
F
–
ns
Data hold after WrCS
t
57
CC 9 +
t
F
–
TCL - 16
+
t
F
–
ns
1) RW-delay and
t
A refer to the next following bus cycle (including an access to an on-chip X-Peripheral).
2) Read data are latched with the same clock edge that triggers the address change and the rising RD edge.
Therefore address changes before the end of RD have no impact on read cycles.
3) These parameters refer to the latched chip select signals (CSxL). The early chip select signals (CSxE) are
specified together with the address and signal BHE (see figures below).
Table 19
Demultiplexed Bus (Reduced Supply Voltage Range) (cont’d)
(Operating Conditions apply)
ALE cycle time = 4 TCL + 2
t
A + tC + tF (100 ns at 20 MHz CPU clock without waitstates)
Parameter
Symbol
Max. CPU Clock
= 20 MHz
Variable CPU Clock
1 / 2TCL = 1 to 20 MHz
Unit
Min.
Max.
Min.
Max.
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