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參數(shù)資料
| 型號： | R5F6445HLFB |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 51/575頁 |
| 文件大?。?/td> | 7685K |
| 代理商： | R5F6445HLFB |
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R01UH0218EJ0110 Rev.1.10
Page 126 of 664
Sep 12, 2011
R32C/142 Group and R32C/145 Group
7. Clock Generator
Figure 7.17 State Transition When Using the Sub Clock
Main clock oscillation
Sub clock stop
PLL clock oscillation (self-oscillation)
CPU clock: f(PLL) / 12
PLC0 = 01h
PLC1 = 1Fh
CCR = 00011000b
CM04 = 0 CM05 = 0 CM10 = 0
PLL self-oscillation mode (after a reset)
CM04 = 0
Main clock oscillation
Sub clock stop
PLL clock oscillation × ((5n+a) / r)
CPU clock: f(PLL) / 12
PLC0 = XXh
PLC1 = 0Xh
CCR = 00011000b
CM04 = 0 CM05 = 0 CM10 = 0
PLC0 = XXh (1)
PLC1 = 0Xh
Main clock oscillation
Sub clock oscillation
PLL clock oscillation (self-oscillation)
CPU clock: f(PLL) / 12
PLC0 = 01h
PLC1 = 1Fh
CCR = 00011000b
CM04 = 1 CM05 = 0 CM10 = 0
Main clock oscillation
Sub clock oscillation
PLL clock oscillation × ((5n+a) / r)
CPU clock: f(XCIN) / m
PLC0 = XXh
PLC1 = 0Xh
CCR = 10XXXXXXb
CM04 = 1 CM05 = 0 CM10 = 0
BCS = 1 (2)
BCS = 0 (3)
Low speed mode
Main clock stop
Sub clock oscillation
PLL clock stop
CPU clock: f(XCIN) / m
PLC0 = XXh
PLC1 = 1Xh
CCR = 10XXXXXXb
CM04 = 1 CM05 = 1 CM10 = 1
Low power mode
Main clock oscillation
Sub clock oscillation
PLL clock stop
CPU clock: f(XCIN) / m
PLC0 = XXh
PLC1 = 0Xh
CCR = 10XXXXXXb
CM04 = 1 CM05 = 0 CM10 = 1
Low speed mode
CM10 = 0
CM10 = 1
PLL mode
Main clock oscillation
Sub clock stop
PLL clock oscillation × ((5n+a) / r)
CPU clock: f(PLL) / b / m
PLC0 = XXh
PLC1 = 0Xh
CCR = 00XXXXXXb
CM04 = 0 CM05 = 0 CM10 = 0
CCR = 00XXXXXXb
Main clock oscillation
Sub clock oscillation
PLL clock oscillation × ((5n+a) / r)
CPU clock: f(PLL) / b / m
PLC0 = XXh
PLC1 = 0Xh
CCR = 00XXXXXXb
CM04 = 1 CM05 = 0 CM10 = 0
Main clock oscillation
Sub clock oscillation
PLL clock oscillation × ((5n+a) / r)
CPU clock: f(PLL) / 12
PLC0 = XXh
PLC1 = 0Xh
CCR = 00011000b
CM04 = 1 CM05 = 0 CM10 = 0
CCR = 00XXXXXXb
CM04 = 1
CM05 = 0
SEO = 0
PLL self-oscillation mode
PLC0 = XXh (1)
PLC1 = 0Xh
CM04 = 0
CM04 = 1
CM04 = 0
CM04 = 1
Main clock stop is
detected when CM20 = 1
Main clock stop is detected
when CM20 = 1
Main clock stop is
detected when CM20 = 1
PLL mode
CM10 = 0
CM10 = 1
CM05 = 1
SEO = 1
PLL mode
Main clock stop (damaged)
Sub clock stop
PLL clock oscillation (self-oscillation)
CPU clock: f(PLL) / b / m
PLC0 = XXh
PLC1 = 0Xh
CCR = 00XXXXXXb
CM04 = 0 CM05 = 0 CM10 = 0
PLL self-oscillation mode
Main clock stop (damaged)
Sub clock oscillation
PLL clock oscillation (self-oscillation)
CPU clock: f(XCIN) / m
PLC0 = XXh
PLC1 = 0Xh
CCR = 10XXXXXXb
CM04 = 1 CM05 = 0 CM10 = 0
Low speed mode
Main clock stop (damaged)
Sub clock oscillation
PLL clock oscillation (self-oscillation)
CPU clock: f(PLL) / b / m
PLC0 = XXh
PLC1 = 0Xh
CCR = 00XXXXXXb
CM04 = 1 CM05 = 0 CM10 = 0
Main clock stop
Sub clock stop
PLL clock oscillation (self-oscillation)
CPU clock: f(PLL) / b / m
PLC0 = XXh
PLC1 = 1Xh
CCR = 00XXXXXXb
CM04 = 0 CM05 = 1 CM10 = 0
PLL self-oscillation mode
Main clock stop
Sub clock oscillation
PLL clock oscillation (self-oscillation)
CPU clock: f(XCIN) / m
PLC0 = XXh
PLC1 = 1Xh
CCR = 10XXXXXXb
CM04 = 1 CM05 = 1 CM10 = 0
Low speed mode
Main clock stop
Sub clock oscillation
PLL clock oscillation (self-oscillation)
CPU clock: f(PLL) / b / m
PLC0 = XXh
PLC1 = 1Xh
CCR = 00XXXXXXb
CM04 = 1 CM05 = 1 CM10 = 0
CM04 = 0
CM04 = 1
BCS = 1 (2)
BCS = 0 (3)
: Arrows indicate a one-way transition between modes. No transition should be made unless indicated.
BCS: Bit in the CCR register
CM04 and CM05: Bits in the CM0 register
CM10: Bit in the CM1 register
CM20: Bit in the CM2 register
SEO: Bit in the PLC1 register
PLC0 = XXh: The multiplication ratio of the PLL clock should be set using bits MCV4 to MCV0 and bits SCV2 to
SCV0 in the PLC0 register.
PLC1 = 0Xh: The divisor of the reference clock should be set using bits RCV3 to RCV0 in the PLC1 register. The
PLL clock frequency should not exceed the maximum value specified in the electrical characteristics.
CCR = 00XXXXXXb: The divisor of each clock should be set using the CCR register. The CPU clock frequency and
the peripheral bus clock frequency should not exceed the maximum values specified in the
electrical characteristics.
Notes:
1. The PLC0 register can be set only once after a reset.
2. This clock should be switched after the sub clock oscillation is fully stabilized.
3. This clock should be switched after the PLL clock oscillation is fully stabilized.
CM05 = 1
SEO = 1
CM05 = 1
SEO = 1
CM05 = 1
SEO = 1
CM10 = 1
CM10 = 0
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