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參數(shù)資料
| 型號(hào)： | R5F6445HLFB |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁(yè)數(shù)： | 121/575頁(yè) |
| 文件大?。?/td> | 7685K |
| 代理商： | R5F6445HLFB |
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R01UH0218EJ0110 Rev.1.10
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Sep 12, 2011
R32C/142 Group and R32C/145 Group
13. DMAC II
13. DMAC II
DMAC II is activated by an interrupt request from any peripheral function, and performs data transfer without
a CPU instruction. Transfer sources are selectable from memory, immediate data, memory + memory, and
immediate data + memory.
Table 13.1 lists specifications of DMAC II.
Note:
1.
When the transfer size is 16 bits and the destination address is FFFFFFFFh, data is transferred to
FFFFFFFFh and 00000000h. This also applies when the source address is FFFFFFFFh.
13.1
DMAC II Settings
To activate DMAC II, set the following:
Registers RIPL1 and RIPL2
DMAC II index
The interrupt control register of the peripheral function triggering DMAC II
The relocatable vector of the peripheral function triggering DMAC II
The IRLT bit in the IIOiIE register (i = 0 to 11) if the intelligent I/O interrupt is used. Refer to 10.
“Interrupts” for details on the IIOilE register.
Table 13.1
DMAC II Specifications
Item
Specification
DMAC II triggers
Interrupt requests generated by any peripheral function when bits ILVL2 to ILVL0
in the corresponding interrupt control register are set to 111b (level 7)
Transfer types
Data in memory is transferred to memory (memory-to-memory transfer)
Immediate data is transferred to memory (immediate data transfer)
Data in memory + data in memory are transferred to memory (calculation
result transfer)
Immediate data + data in memory are transferred to memory (calculation result
transfer)
Transfer sizes
8 bits or 16 bits
Transfer memory spaces From a given address in a 64-Mbyte space (00000000h to 01FFFFFFh and
FE000000h to FFFFFFFFh) to another given address in the same space (1)
Addressing modes
Individually selectable for each source address and destination address from the
following two modes:
Non-incrementing addressing: Address is held constant throughout a data
transfer/DMA II transaction
Incrementing addressing: Address increments by 1 (when 8-bit data is
transferred) or 2 (when 16-bit data is transferred) after each data transfer
Transfer modes
Single transfer: Only one data transfer is performed by one transfer request
Burst transfer: Data transfers are continuously performed for the number of
times set in the transfer counter by one transfer request
Multiple transfer: Multiple memory-to-memory transfers are performed from
different source addresses to different destination addresses by one transfer
request
Chained transfer
Data transfer is sequentially performed according to a DMAC II index (transfer
information) linked with the previous transfer
DMA II transfer complete
interrupt request
An interrupt request is generated when the transfer counter reaches 0000h
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