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參數(shù)資料
| 型號： | R5F56308DDLA |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 100 MHz, MICROCONTROLLER, PBGA100 |
| 封裝： | 5.50 X 5.50 MM, 0.50 MM PITCH, PLASTIC, TFLGA-100 |
| 文件頁數(shù)： | 111/337頁 |
| 文件大小： | 14635K |
| 代理商： | R5F56308DDLA |
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R01UH0040EJ0100 Rev.1.00
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Sep 8, 2011
RX630 Group
6. Resets
Figure 6.1
Operation Examples During a Power-On Reset and Voltage Monitoring 0 Reset
6.3.3
Voltage Monitoring 1 Reset and Voltage Monitoring 2 Reset
The voltage monitoring 1 reset and voltage monitoring 2 reset are internal resets generated by the voltage monitoring
circuit.
When the voltage monitoring 1 interrupt/reset enable bit (LVD1RIE) is set to 1 (enabling generation of a reset or
interrupt by the voltage detection circuit) and the voltage monitoring 1 circuit mode select bit (LVD1RI) is set to 1
(selecting generation of a reset in response to detection of a low voltage) in the voltage monitoring 1 circuit control
register 0 (LVD1CR0), the RSTST0.LVD1RF flag is set to 1 and the voltage-detection circuit generates a voltage
monitoring 1 reset if VCC falls to or below Vdet1.
Likewise, when the voltage monitoring 2 interrupt/reset enable bit (LVD2RIE) is set to 1 (enabling generation of a reset
or interrupt by the voltage detection circuit) and the voltage monitoring 2 circuit mode select bit (LVD2RI) is set to 1
(selecting generation of a reset in response to detection of a low voltage) in voltage monitoring 2 circuit control register
0 (LVD2CR0), the RSTST0.LVD2RF flag is set to 1 and the voltage detection circuit generates a voltage monitoring 2
reset if VCC falls to or below Vdet2.
External voltage VCC
VPOR*1
RES# pin
POR signal (Low is valid)
Internal reset signal
tPOR*2
tLVD0*2
Reset generated
by the pin
Note: For details on the electrical characteristics, see section 45, Electrical Characteristics.
Note 1.
Vdet0 shows a voltage-monitoring 0 reset detection level, and VPOR shows a power-on reset detection level.
Note 2.
tPOR shows a time for power-on reset, and tLVD0 shows a time for voltage-monitoring 0 reset.
Note 3.
At a power-on, VCC should rise to the minimum guaranteed voltage before the POR reset is released.
RSTSR0.PORF
LVD0 reset signal (Low is
valid)
RSTSR0.LVD0RF
Vdet0*1
LVD0 enable/disable
signal (Low is valid)
*3
Power-on reset state
Voltage-monitoring 0 reset state
Setting by OFS1.LVDAS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| R5F56308CDLA | 32-BIT, FLASH, 100 MHz, MICROCONTROLLER, PBGA100 |
| R5F56307CDLA | 32-BIT, FLASH, 100 MHz, MICROCONTROLLER, PBGA100 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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