參數(shù)資料
型號： R5F52106ADLJ
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, MICROCONTROLLER, PBGA100
封裝： 7 X 7 MM, 0.65 MM PITCH, PLASTIC, TFLGA-100
文件頁數(shù)： 752/1473頁
文件大?。?/td> 13588K
代理商： R5F52106ADLJ
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15. Buses
WDOFF[2:0] Bits (Write Data Output Extension Cycle Select)
These bits specify the number of wait cycles to be inserted in a time period from the end of a wait cycle (WRn# signal (n
= 0, 1) negated) until the write data output is completed in write access mode.
Note: Be sure to satisfy WDOFF[2:0] value
CSWOFF[2:0] value.
AWAIT[1:0] Bits (Address Cycle Wait Select)
These bits specify the number of wait cycles to be inserted into an address output cycle with the address/data multiplexed
I/O interface.
RDON[2:0] Bits (RD Assert Wait Select)
These bits specify the number of wait cycles to be inserted before the RD# signal is asserted.
Note: For normal read access, satisfy CSnWCR2.CSON[2:0] value
CSnWCR2.RDON[2:0] value
CSnWCR1.CSRWAIT[4:0] value.
For page read access, satisfy CSnWCR2.CSON[2:0] value
CSnWCR2.RDON[2:0] value
CSnWCR1.CSPRWAIT[4:0] value.
Note: When the address/data multiplexed I/O interface is selected, satisfy CSnWCR2.AWAIT[1:0] value + 2
CSnWCR2.RDON[2:0] value
CSnWCR1.CSRWAIT[4:0] value.
WRON[2:0] Bits (WR Assert Wait Select)
These bits specify the number of wait cycles to be inserted before the WRn# signal (n = 0, 1) is asserted.
Note: For normal write access, satisfy CSnWCR2.WDON[2:0] value
CSnWCR2.WRON[2:0] value
CSnWCR1.CSWWAIT[4:0] value and CSnWCR2.CSON[2:0] value
CSnWCR2.WRON[2:0] value
CSnWCR1.CSWWAIT[4:0] value.
For page write access, satisfy CSnWCR2.WDON[2:0] value
CSnWCR2.WRON[2:0] value
CSnWCR1.CSPWWAIT[2:0] value and CSnWCR2.CSON[2:0] value
CSnWCR2.WRON[2:0] value
CSnWCR1.CSPWWAIT[2:0] value.
Note: When the address/data multiplexed I/O interface is selected, satisfy CSnWCR2.AWAIT[1:0] value + 2
CSnWCR2.WRON[2:0] value
CSnWCR1.CSWWAIT[4:0] value.
WDON[2:0] Bits (Write Data Output Wait Select)
These bits specify the number of wait cycles to be inserted before the write data is output.
Note: For normal write access, satisfy CSnWCR2.WDON[2:0] value
CSnWCR2.WRON[2:0] value
CSnWCR1.CSWWAIT[4:0] value.
For page write access, satisfy CSnWCR2.WDON[2:0] value
CSnWCR2.WRON[2:0] value
CSnWCR1.CSPWWAIT[2:0] value.
Note: When the address/data multiplexed I/O interface is selected, satisfy CSnWCR2.AWAIT[1:0] value + 2
CSnWCR2.WDON[2:0] value
CSnWCR1.CSWWAIT[4:0] value.
CSON[2:0] Bits (CS Assert Wait Select)
These bits specify the number of wait cycles to be inserted before the CSn# signal (n = 0 to 3) is asserted.
Note: For normal read access, satisfy CSnWCR2.CSON[2:0] value
CSnWCR2.RDON[2:0] value
CSnWCR1.CSRWAIT[4:0] value.
For page read access, satisfy CSnWCR2.CSON[2:0] value
CSnWCR2.RDON[2:0] value
CSnWCR1.CSPRWAIT[4:0] value.
For normal write access, satisfy CSnWCR2.CSON[2:0] value
CSnWCR2.WRON[2:0] value
CSnWCR1.CSWWAIT[4:0] value.
For page write access, satisfy CSnWCR2.CSON[2:0] value
CSnWCR2.WRON[2:0] value
CSnWCR1.CSPWWAIT[2:0] value.
Note: When the address/data multiplexed I/O interface is selected, satisfy CSnWCR2.CSON[2:0] value
CSnWCR2.AWAIT[1:0] value.
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