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參數(shù)資料
| 型號(hào)： | QL8150-6PFN144C |
| 廠商： | QUICKLOGIC CORP |
| 元件分類(lèi)： | FPGA |
| 英文描述： | FPGA, 640 CLBS, 188946 GATES, PQFP144 |
| 封裝： | LEAD FREE, TQFP-144 |
| 文件頁(yè)數(shù)： | 9/96頁(yè) |
| 文件大小： | 1607K |
| 代理商： | QL8150-6PFN144C |
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2007 QuickLogic Corporation
Eclipse II Family Data Sheet Rev. Q
17
Figure 14: Power-On Reset
Low Power Mode
Quiescent power consumption of all Eclipse II devices can be reduced significantly by de-activating the charge
pumps inside the architecture. By applying 3.3 V to the VPUMP pin, the internal charge pump is de-
activated—this effectively reduces the static and dynamic power consumption of the device. The Eclipse II
device is fully functional and operational in the Low Power mode. Users who have a 3.3 V supply available in
their system should take advantage of this low power feature by tying the VPUMP pin to 3.3 V. Otherwise, if
a 3.3 V supply is not available, this pin should be tied to ground.
VCC
Power-on
Reset
Q
XXXXXXX
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| QL8150-6PFN144I | FPGA, 640 CLBS, 188946 GATES, PQFP144 |
| QL8150-6PFN144M | FPGA, 640 CLBS, 188946 GATES, PQFP144 |
| QL8150-7PFN144C | FPGA, 640 CLBS, 188946 GATES, PQFP144 |
| QL8150-7PFN144I | FPGA, 640 CLBS, 188946 GATES, PQFP144 |
| QL8150-7PFN144M | FPGA, 640 CLBS, 188946 GATES, PQFP144 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| QL8250 | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:LOW POWER FPGA COMBINING PERFORMANCE DENSITY AND EMBEDED RAM |
| QL8250-6PQN208C-5690 | 制造商:QuickLogic Corporation 功能描述: |
| QL8250-6PQN208C-5691 | 制造商:QuickLogic Corporation 功能描述: |
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| QL82SD-PB516 | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:10 High Speed Bus LVDS Serial Links bandwidth up to 5 Gbps |
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