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參數(shù)資料
| 型號： | QL6250E-8PQ208M |
| 廠商： | QUICKLOGIC CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 960 CLBS, 248160 GATES, PQFP208 |
| 封裝： | 28 X 28 MM, 3.35 MM HEIGHT, MS-028, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 25/64頁 |
| 文件大?。?/td> | 850K |
| 代理商： | QL6250E-8PQ208M |
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2006 QuickLogic Corporation
Eclipse-E Family Data Sheet Rev. A
31
Figure 35: Eclipse-E Input Register Cell
Table 18: I/O Input Register Cell Timing
Symbol
Parameter
Value
Min
Max
tISU
Input register setup time: time the synchronous input of the flip-flop must be stable
before the active clock edge
2.15
ns
-
tIHL
Input register hold time: time the synchronous input of the flip-flop must be stable after
the active clock edge
0 ns
-
t
ICO
Input register clock-to-out: time taken by the flip-flop to output after the active clock
edge
-
0.3 ns
tIRST
Input register reset delay: time between when the flip-flop is “reset”(low) and when the
output is consequently “reset” (low)
-
0.82
ns
tIESU
Input register clock enable setup time: time “enable” must be stable before the active
clock edge
0.4 ns
-
t
IEH
Input register clock enable hold time: time “enable” must be stable after the active clock
edge
0 ns
-
PAD
tISU
t
SID
+
-
Q E
D
R
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| QL6250E-8PS484C | FPGA, 960 CLBS, 248160 GATES, PBGA484 |
| QL6250E-8PS484I | FPGA, 960 CLBS, 248160 GATES, PBGA484 |
| QL6250E-8PS484M | FPGA, 960 CLBS, 248160 GATES, PBGA484 |
| QL6325-4PB516C | FPGA, 1536 CLBS, 320640 GATES, PBGA516 |
| QL8150-6PTN196M | FPGA, 640 CLBS, 188946 GATES, PBGA196 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| QL6325PQ208 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| QL6325PT280 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| QL63D5SA | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:InGaAlP Laser Diode |
| QL63F5SA | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:InGaAlP Laser Diode |
| QL63H5S-A | 制造商:ROITHNER 制造商全稱:ROITHNER 功能描述:INGaAIP Laser Diode |
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