參數(shù)資料
型號(hào)： Q67231-H1007
廠商： INFINEON TECHNOLOGIES AG
英文描述： ICs for Communications
中文描述： 通信集成電路
文件頁數(shù)： 147/433頁
文件大?。?/td> 3153K
代理商： Q67231-H1007
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PEB 20560
Functional Block Description
Semiconductor Group
2-101
2003-08
2.8.2.3
PEDIU Input Stream Bypass Enable Register (UISBPER)
This register defines:
Which time-slots, coming in the input streams, will be converted to linear values by the
a-/
μ
-law to linear converter
Which time-slots will bypass this converter.
The UISBPER is a 16-bit register, where each bit controls 4 sequential time-slots and
determines which time-slots will be converted or not. After setting any of UISBPER bits
to ‘1’, its related 4 sequential time-slots will bypass the a-/
μ
-law to linear converter. After
resetting any of UISBPER bits (to ‘0’), its related 4 sequential time-slots will be converted
by the a-/
μ
-law to linear converter.
For each bit in UISBPER
‘0’ Convert
the related sequential time-slot quadruplet from a-/
μ
-law to linear word.
‘1’
Let the related sequential time-slot quadruple to
bypass
the a-/
μ
-law to linear
converter.
The PEDIU work mode determines the quadruplet (4 sequential time-slots) that each
UISBPER bit is in charge of. When the PEDIU works in mode 0 or 1 and 2 the UISBPER
is divided into two parts. The 8 lsbs controls the 32 time-slots per frame (when working
in mode 2 these are the first 32 time-slots from 64), coming in IN0 input stream. The
8 msbs controls the 32 time-slots per frame, coming in IN1 input stream. When working
in mode 3 or 4 UISBPER is not divided, and all its 16 bits controls the 64 time-slots,
coming in IN0 input stream. In mode 4 these are the first 64 timeslots from 128.
Table 2-23
describes which time-slot quadruplet is controlled by each UISBPER
bit in
each PEDIU work mode.
15
14
13
12
11
10
9
8
UISBPE15
UISBPE14
UISBPE13
UISBPE12
UISBPE11
UISBPE10
UISBPE9
UISBPE8
7
6
5
4
3
2
1
0
UISBPE7
UISBPE6
UISBPE5
UISBPE4
UISBPE3
UISBPE2
UISBPE1
UISBPE0
Table 2-23 Specification of the Time-Slot Quadruplet Controlled by Each Bit in
UISBPER, in the Different Work Modes of the PEDIU
UISBPER Bit
Mode 0/1/2
Input Stream
Time-Slots
ISBPE0
IN0
0-3
ISBPE1
IN0
4-7
ISBPE2
IN0
8-11
ISBPE3
IN0
12-15
Mode 3/4
Input Stream
IN0
IN0
IN0
IN0
Time-Slots
0-3
4-7
8-11
12-15
相關(guān)PDF資料
PDF描述
Q68000-A3870 TRANS PREBIASED NPN 150MW SOT523
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Q68000-A803-S2 PROGRAMMABLE UNIJUNCTION TRANSISTOR
Q68000-A803-S3 PROGRAMMABLE UNIJUNCTION TRANSISTOR
Q68000-A8615 GaAs MMIC (Two stages monolithic microwave IC MMICAmplifier All gold metallisation)
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參數(shù)描述
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