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參數(shù)資料
| 型號(hào)： | PSD703S5 |
| 英文描述： | Field Programmable Microcontroller Peripherals with Supervisory Functions(可編程邏輯，4K位SRAM,27個(gè)可編程I/O,通用PLD有66個(gè)輸入) |
| 中文描述： | 現(xiàn)場(chǎng)可編程微控制器外圍設(shè)備具有監(jiān)督職能（可編程邏輯，4K的位的SRAM，27余個(gè)可編程輸入/輸出，通用PLD的有66個(gè)輸入） |
| 文件頁(yè)數(shù)： | 8/104頁(yè) |
| 文件大?。?/td> | 515K |
| 代理商： | PSD703S5 |
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PSD7XX Family
13-8
Pin Name
Pin
Type
Function Description
PD0
(ALE)
10
I/O
Port D Pin PD0 can be configured as:
1. ALE input - latches addresses on ADIO0–15 pins
2. MCU I/O
3. GPLD input
4. ECSPLD output
PD1
(CLKIN)
9
I/O
Port D Pin PD1 can be configured as:
1. MCU I/O
2. GPLD input
3. External chip select (ECSPLD) output
4. CLKIN clock input – clock input to the GPLD Micro
Cells,
the APD power down counter and GPLD AND Array
PD2
(CSI)
8
I/O
Port D Pin PD2 can be configured as:
1. MCU I/O
2. GPLD input
3. External (ECSPLD) output
4. CSI input – When low, the CSI enables the PSD
EPROM/SRAM. When high, the EPROM/SRAM are
disabled to conserve power
V
CC
15
38
Power pins
GND
1
Ground pins
16
26
Table 2.
PSD7XX Pin
Descriptions
(cont.)
Pin Name
Pin
Type
Function Description
PC1 (RST_OUT)
19
O
Active low reset output.
PC2 (VSTBY)
18
I
SRAM Standby Voltage (battery) input.
PC3 (CEOUT)
17
O
Chip select output that can be used for external
non-volatile writable memory. This chip select
becomes inactive automatically when the PSD7XX
is switched to standby voltage. Use to conserve
power in external battery backup SRAM or prevent
unwanted writes to external EEPROM, SRAM, or
FLASH.
PC4 (VSTBYON)
14
O
Pin is driven high when PSD7XX is switched over
to Standby Voltage.
PC5 (RST_OUT)
13
O
Active high reset output.
PC6 (VTP)
12
I
External Reference voltage input for the Voltage
Comparator.
Table 3.
PSD7XX
Supervisory
I/O Pins
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