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參數(shù)資料
| 型號： | PSD501B1 |
| 英文描述： | Field Programmable Microcontroller Peripherals(可編程邏輯，16K位SRAM,40個可編程I/O,通用PLD有61個輸入) |
| 中文描述： | 現(xiàn)場可編程微控制器外圍設(shè)備（可編程邏輯，16K的位的SRAM，40余個可編程輸入/輸出，通用PLD的有61個輸入） |
| 文件頁數(shù)： | 104/130頁 |
| 文件大?。?/td> | 704K |
| 代理商： | PSD501B1 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁當(dāng)前第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁
PSD5XX Famly
6-104
System
Configuration
(Cont.)
Register Name
Address
Ofset
Register Name
Address
Ofset
PAGE REGISTER
E1
INTR. READ CLEAR
D5
INTR. MASK
D2
INTR. EDGE/LEVEL
D3
INTR. REQUEST
LATCH
D0
INTR. PRIORITY
STATUS
D1
VM
C1
PMMR1
B0
PMMR0
B1
STATUS FLAGS
A8
GLOBAL COMMAND
A9
DLCY
A7
SOFTWARE
LOAD/STORE
A4
FREEZE COMMAND
A5
CMD3
A2
CMD2
A3
CMD1
A0
CMD0
A1
CNTR3
9E
CNTR3
9F
CNTR2
9C
CNTR2
9D
CNTR1
9A
CNTR1
9B
CNTR0
98
CNTR0
99
IMG3
96
IMG3
97
IMG2
94
IMG2
95
IMG1
92
IMG1
93
IMG0
90
IMG0
91
Table 31a. Oher Register Address Ofset
(For 16-Bit Motorola MCUs in 16-Bit Mode. If 8-Bit Mode is selected, use Table 31.)
Register Name
Register Function
Data In
This Register is used to read the input on the port pins.
Control
A
“
0
”
sets the corresponding port pin in Address Out Mode.
A
“
1
”
sets the pin in MCU I/O Mode.
Data Out
Holds the output data in the MCU I/O Mode.
Direction
This register is used to control the data flow in the I/O ports.
A
“
0
”
sets the corresponding pin as an input pin.
A
“
1
”
sets the pin as an output pin.
Open Drain
A
“
0
”
sets the corresponding pin driver as a CMOS driver.
A
“
1
”
sets the pin driver as an Open Drain Driver.
Special Function
A
“
1
”
sets the corresponding port pin as Timer or Interrupt Output.
PLD – I/O
A read only status register; a
“
1
”
indicates the corresponding pin
is configured as a PLD pin.
Macrocell Out
This register holds the outputs of the GPLD macrocells.
Table 32. I/ORegister Function
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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