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參數(shù)資料
| 型號： | PSD4235G1-12J |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash In-System-Programmable Peripherals for 16-Bit MCUs |
| 中文描述： | Flash在系統(tǒng)可編程外設(shè)的16位微控制器 |
| 文件頁數(shù)： | 57/89頁 |
| 文件大小： | 703K |
| 代理商： | PSD4235G1-12J |
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PSD4235G2
Figure 30. Port D Structure
Port D – Functionality and Structure
Port D has four I/O pins. See Figure 30. Port D can
be configured to perform one or more of the follow-
ing functions:
I
MCU I/O mode
I
C
PLD Input – direct input to the CPLD, no Input
Macrocells (IMC)
Port D pins can be configured in PSDsoft Ex-
press as input pins for other dedicated func-
tions:
I
Address Strobe (ALE/AS, PD0)
I
CLKIN (PD1) as input to the Macrocells Flip-
flops and APD counter
I
PSD Chip Select Input (CSI, PD2). Driving this
signal High disables the Flash memory, SRAM
and CSIOP.
I
Write Enable High-byte (WRH, PD3) input, or as
DBE input from a MC68HC912.
P
ort E – Functionality and Structure
Port E can be configured to perform one or more
of the following functions (see Figure 31):
I
MCU I/O Mode
I
I
n-System Programming (ISP) – JTAG port can
be enabled for programming/erase of the PSD
device. (See the section entitled “Reset
(RESET) Timing”, on page 63, for more
information on JTAG programming.)
I
Open Drain – pins can be configured in Open
Drain Mode
I
Battery Backup features
– PE6 can be configured for a battery input sup-
ply, Voltage Stand-by (VSTBY).
– PE7 can be configured as a Battery-on Indi-
cator (VBATON), indicating when V
CC
is less
than V
BAT
.
I
Latched Address output – Provide latched
address output.
I
DATA OUT
Register
D
Q
D
Q
WR
WR
READ MUX
P
D
B
CPLD-INPUT
DIR Register
DATA IN
OUTPUT
SELECT
OUTPUT
MUX
PORT D PIN
DATA OUT
AI04937
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PSD4235G1V-12MI | Flash In-System Programmable ISP Peripherals For 16-bit MCUs 5V Supply |
| PSD4235G1V-12U | Flash In-System-Programmable Peripherals for 16-Bit MCUs |
| PSD4235G1V-12UI | Flash In-System-Programmable Peripherals for 16-Bit MCUs |
| PSD4235G1-C-70U | CAP 0.33UF 25V 10% TANT SMD-3216-18 TR-13-PL SN100% |
| PSD4235G1-C-70UI | Flash In-System-Programmable Peripherals for 16-Bit MCUs |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PSD4235G2-70U | 功能描述:SPLD - 簡單可編程邏輯器件 5.0V 4M 70ns RoHS:否 制造商:Texas Instruments 邏輯系列:TICPAL22V10Z 大電池數(shù)量:10 最大工作頻率:66 MHz 延遲時間:25 ns 工作電源電壓:4.75 V to 5.25 V 電源電流:100 uA 最大工作溫度:+ 75 C 最小工作溫度:0 C 安裝風(fēng)格:Through Hole 封裝 / 箱體:DIP-24 |
| PSD4235G2-90U | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD4235G2-90UI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD4235G2V-12UI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 3.3V 4M 120ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD4235G2V-90U | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 3.3V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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