- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄368152 > PSD411A1-C-70J (意法半導(dǎo)體) High Speed CMOS Logic Dual 2-to-4 Line Decoders/Demultiplexers 16-SOIC -55 to 125 PDF資料下載
參數(shù)資料
| 型號： | PSD411A1-C-70J |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | High Speed CMOS Logic Dual 2-to-4 Line Decoders/Demultiplexers 16-SOIC -55 to 125 |
| 中文描述： | 低成本現(xiàn)場可編程微控制器外圍設(shè)備 |
| 文件頁數(shù)： | 21/123頁 |
| 文件大?。?/td> | 657K |
| 代理商： | PSD411A1-C-70J |
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PSD4XX Famly
18
9.0
The PSD4XX
Architecture
(cont.)
9.1.1.5 The ZPLDPower Management
The ZPLD implements a Zero Power Mode, which provides considerable power savings
for low to medium frequency operations. To enable this feature, the ZPLD Turbo bit in the
Power Management Mode Register 0 (PMMR0) has to be turned off.
If none of the inputs to the ZPLD are switching for a time period of 90ns, the ZPLD puts
itself into Zero Power Mode and the current consumption is minimal. The ZPLD will
resume normal operation as soon as one or more of the inputs change state.
Two other features of the ZPLD provide additional power savings:
1. Clock Disable:
Users can disable the clock input to the ZPLD and/or macrocells,thereby reducing
AC power consumption.
2. Product Term Disable:
Unused product terms in the ZPLD are disabled by the PSDsoft Software
automatically for further power savings.
The ZPLD power configuration is described in the Power Management Unit section.
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