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參數資料
| 型號： | PM7380-PI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER 32P672 |
| 中文描述： | 32 CHANNEL(S), 8.192M bps, SERIAL COMM CONTROLLER, PBGA329 |
| 封裝： | 31 X 31 MM, 2.33 MM HEIGHT, PLASTIC, BGA-329 |
| 文件頁數： | 8/332頁 |
| 文件大?。?/td> | 2520K |
| 代理商： | PM7380-PI |
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RELEASED
DATA SHEET
PM7380 FREEDM-32P672
ISSUE 5
PMC-1990262
FRAME ENGINE AND DATA LINK MANAGER 32P672
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
vii
FIGURE 23 – RECEIVE 8.192 MBPS H-MVIP LINK TIMING.........................289
FIGURE 24 – RECEIVE 2.048 MBPS H-MVIP LINK TIMING.........................290
FIGURE 25 – TRANSMIT 8.192 MBPS H-MVIP LINK TIMING.......................290
FIGURE 26 – TRANSMIT 2.048 MBPS H-MVIP LINK TIMING.......................291
FIGURE 27 – UNCHANNELISED RECEIVE LINK TIMING............................292
FIGURE 28 – CHANNELISED T1/J1 RECEIVE LINK TIMING .......................292
FIGURE 29 – CHANNELISED E1 RECEIVE LINK TIMING............................293
FIGURE 30 – UNCHANNELISED TRANSMIT LINK TIMING..........................293
FIGURE 31 – CHANNELISED T1/J1 TRANSMIT LINK TIMING.....................294
FIGURE 32 – CHANNELISED E1 TRANSMIT LINK TIMING .........................294
FIGURE 33 – PCI READ CYCLE....................................................................296
FIGURE 34 – PCI WRITE CYCLE ..................................................................297
FIGURE 35 – PCI TARGET DISCONNECT....................................................298
FIGURE 36 – PCI TARGET ABORT................................................................299
FIGURE 37 – PCI BUS REQUEST CYCLE ....................................................299
FIGURE 38 – PCI INITIATOR ABORT TERMINATION...................................300
FIGURE 39 – PCI EXCLUSIVE LOCK CYCLE...............................................301
FIGURE 40 – PCI FAST BACK TO BACK.......................................................303
FIGURE 41 – RECEIVE BERT PORT TIMING ...............................................303
FIGURE 42 – TRANSMIT BERT PORT TIMING.............................................304
FIGURE 43 – RECEIVE DATA & FRAME PULSE TIMING (2.048 MBPS H-MVIP
MODE)..................................................................................................310
FIGURE 44 – RECEIVE DATA & FRAME PULSE TIMING (8.192 MBPS H-MVIP
MODE)..................................................................................................310
FIGURE 45 – RECEIVE DATA TIMING (NON H-MVIP MODE) ......................311
相關PDF資料 |
PDF描述 |
|---|---|
| PM7381 | Frame Engine and Data Link Manager |
| PM7381-PI | 32 LINK, 672 CHANNEL FRAME ENGINE AND DATA LINK MANAGER WITH ANY-PHY PACKET INTERFACE |
| PM7382-PI | FRAME ENGINE AND DATA LINK MANAGER 32P256 |
| PM7382 | Frame Engine and Data Link Manager 32P256 |
| PM7383 | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| PM7381 | 制造商:PMC 制造商全稱:PMC 功能描述:32 LINK, 672 CHANNEL FRAME ENGINE AND DATA LINK MANAGER WITH ANY-PHY PACKET INTERFACE |
| PM7381-PI | 制造商:PMC-Sierra 功能描述:FREEDM-32a672 |
| PM7382 | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32P256 |
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