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參數(shù)資料
| 型號(hào)： | PM7380-PI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER 32P672 |
| 中文描述： | 32 CHANNEL(S), 8.192M bps, SERIAL COMM CONTROLLER, PBGA329 |
| 封裝： | 31 X 31 MM, 2.33 MM HEIGHT, PLASTIC, BGA-329 |
| 文件頁(yè)數(shù)： | 49/332頁(yè) |
| 文件大?。?/td> | 2520K |
| 代理商： | PM7380-PI |
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RELEASED
DATA SHEET
PM7380 FREEDM-32P672
ISSUE 5
PMC-1990262
FRAME ENGINE AND DATA LINK MANAGER 32P672
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
38
9
FUNCTIONAL DESCRIPTION
9.1 High Speed Multi-Vendor Integration Protocol (H-MVIP)
H-MVIP defines a synchronous, time division multiplexed (TDM) bus of Nx64
Kbps constant bit rate (CBR) data streams. Each 64 Kbps data stream (time-
slot) carries an 8-bit byte of HDLC traffic, as described in the following section,
and is characterised by 8 KHz framing. H-MVIP supports higher bandwidth
applications on existing telephony networks by fitting more time-slots into a 125
s frame. The FREEDM-32P672 supports H-MVIP data rates of 2.048 Mbps
and 8.192 Mbps with 32 or 128 time-slots per frame and associated clocking
frequencies of 4.096 and 16.384 MHz respectively. Figure 1 shows a diagram of
the H-MVIP protocol supported by the FREEDM-32P672 device.
Figure 1 – H-MVIP Protocol
Data Clock
(4, 16 MHz)
Frame Pulse
(8 KHz)
Serial Data
B8
B1
B2
B8
TS 31/127
TS 0
TS 1
B1
TS 31/127
B2
B8
B7
125 us
Frame Pulse Clock
(4 MHz)
B7
9.2 High-Level Data Link Control (HDLC) Protocol
Figure 2 shows a diagram of the synchronous HDLC protocol supported by the
FREEDM-32P672 device. The incoming stream is examined for flag bytes
(01111110 bit pattern) which delineate the opening and closing of the HDLC
packet. The packet is bit de-stuffed which discards a "0" bit which directly
follows five contiguous "1" bits. The resulting HDLC packet size must be a
multiple of an octet (8 bits) and within the expected minimum and maximum
packet length limits. The minimum packet length is that of a packet containing
two information bytes (address and control) and FCS bytes. For packets with
CRC-CCITT as FCS, the minimum packet length is four bytes while those with
CRC-32 as FCS, the minimum length is six bytes. An HDLC packet is aborted
when seven contiguous "1" bits (with no inserted "0" bits) are received.
At least
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7381 | Frame Engine and Data Link Manager |
| PM7381-PI | 32 LINK, 672 CHANNEL FRAME ENGINE AND DATA LINK MANAGER WITH ANY-PHY PACKET INTERFACE |
| PM7382-PI | FRAME ENGINE AND DATA LINK MANAGER 32P256 |
| PM7382 | Frame Engine and Data Link Manager 32P256 |
| PM7383 | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7381 | 制造商:PMC 制造商全稱:PMC 功能描述:32 LINK, 672 CHANNEL FRAME ENGINE AND DATA LINK MANAGER WITH ANY-PHY PACKET INTERFACE |
| PM7381-PI | 制造商:PMC-Sierra 功能描述:FREEDM-32a672 |
| PM7382 | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32P256 |
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