參數(shù)資料
型號(hào)： PM5380
英文描述： PMC-2010299 S/UNI-8x155 Telecom Standard Product Data Sheet [1.91 MB]
中文描述： 了PMC - 2010299 S/UNI-8x155電信標(biāo)準(zhǔn)產(chǎn)品數(shù)據(jù)表[1.91 MB的]
文件頁(yè)數(shù)： 412/440頁(yè)
文件大?。?/td> 2088K
代理商： PM5380
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Dwlae yVneuoovt nTusa,1 etme,20 1:20 M
using TSX and then assert TENB to write data. At any time, if the upstream does not have a
byte to write, it must de-assert TENB.
S/UNI-8x155 ASSP Telecom Standard Product Data Sheet
Released
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC- 2010299, Issue 2
412
14.2 Receive ATM UTOPIA Level 3 System Interface
The Receive UTOPIA Level 3 System Interface Timing diagram (Figure 41) illustrates the
operation of the system side receive interface. Assertion of the receive cell available output,
RCA, indicates that there is at least one ATM cell structure in the channel FIFO. Internally a
channel’s RCA status must only deassert one clock cycle after RSOC has been sampled high by
the layer device. A channel’s RCA may reassert at any time when a cell is received.
PHY selection occurs by setting the RADR[2:0] bus with the PHY address when RENB
changes from a high to a low value. RENB should deassert when the cell structure of the last
cell in the FIFO has finished being transferred. Once the cell transfer has started, the interface
cannot be paused. In the example, a 52-byte ATM cell structure read from a PHY. The PHY
channels are polled and PHY #0, #1 and #3 report they have at least one ATM cell. A cell is
then read from PHY #1.
RSOC is high during the first word of the ATM cell structure and is present for the start of each
cell. Thus, RSOC will mark the H1 to H4 bytes in the ATM cell structure. The length of the
cell structure can be configured for 52 and 56 bytes using the CELLFORM register in RUL3.
Figure 41 Receive UTOPIA Level 3 System Interface Timing
W4
W5
W6
W7
W8
W9
W10
W11
W12
W13
W1
W2
W3
W4
3
3
1
RFCLK
RENB
DAT[31:0]
RPRTY
RSOC
RADR[2:0]
RCA
14.3 Transmit Packet over SONET/SDH (POS) Level 3 System
Interface
The Packet over SONET/SDH (POS) Level 3 System Interface is compatible with the POS-
PHY Level 3 specification (see References). The S/UNI-8x155 only supports the 32-bit mode
of operation.
The Transmit POS Level 3 System Interface Timing diagram (Figure 42) illustrates the
operation of the system side transmit FIFO interface. Assertion of the transmit packet available
output, PTPA/STPA, indicates that the FIFO fill level is below the low water mark configured
by LWM[5:0]. De-assertion of the transmit packet available output occurs when the FIFO fill
level is above the high water mark configured by HWM[5:0]. When a channel is polled with
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