參數(shù)資料
型號(hào)： PIC18F97J60T
廠商： Microchip Technology Inc.
英文描述： 64/80/100-Pin, High-Performance, 1 Mbit Flash Microcontrollers with Ethernet
中文描述： 64/80/100-Pin，高性能，1兆位閃存微控制器與以太網(wǎng)
文件頁(yè)數(shù)： 335/474頁(yè)
文件大?。?/td> 3834K
代理商： PIC18F97J60T
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2006 Microchip Technology Inc.
Advance Information
DS39762A-page 333
PIC18F97J60 FAMILY
21.7
A/D Converter Calibration
The A/D converter in the PIC18F97J60 family of
devices includes a self-calibration feature which com-
pensates for any offset generated within the module.
The calibration process is automated and is initiated by
setting the ADCAL bit (ADCON0<7>). The next time
the GO/DONE bit is set, the module will perform a
“dummy” conversion (that is, with reading none of the
input channels) and store the resulting value internally
to compensate for offset. Thus, subsequent offsets will
be compensated.
The calibration process assumes that the device is in a
relatively steady-state operating condition. If A/D
calibration is used, it should be performed after each
device Reset, or if there are other major changes in
operating conditions.
21.8
Operation in Power-Managed
Modes
The selection of the automatic acquisition time and A/D
conversion clock is determined in part by the clock
source and frequency while in a power-managed
mode.
If the A/D is expected to operate while the device is in
a power-managed mode, the ACQT2:ACQT0 and
ADCS2:ADCS0 bits in ADCON2 should be updated in
accordance with the power-managed mode clock that
will be used. After the power-managed mode is entered
(either of the power-managed Run modes), an A/D
acquisition or conversion may be started. Once an
acquisition or conversion is started, the device should
continue to be clocked by the same power-managed
mode clock source until the conversion has been
completed. If desired, the device may be placed into
the corresponding power-managed Idle mode during
the conversion.
If the power-managed mode clock frequency is less
than 1 MHz, the A/D RC clock source should be
selected.
Operation in Sleep mode requires the A/D RC clock to
be selected. If bits ACQT2:ACQT0 are set to ‘
000
’ and
a conversion is started, the conversion will be delayed
one instruction cycle to allow execution of the
SLEEP
instruction and entry to Sleep mode. The IDLEN and
SCS bits in the OSCCON register must have already
been cleared prior to starting the conversion.
TABLE 21-2:
SUMMARY OF A/D REGISTERS
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reset
Values
on page
INTCON
PIR1
PIE1
IPR1
PIR2
PIE2
IPR2
ADRESH
ADRESL
GIE/GIEH PEIE/GIEL
PSPIF
PSPIE
PSPIP
OSCFIF
OSCFIE
OSCFIP
A/D Result Register High Byte
A/D Result Register Low Byte
TMR0IE
RC1IF
RC1IE
RC1IP
ETHIF
ETHIE
ETHIP
INT0IE
TX1IF
TX1IE
TX1IP
r
r
r
RBIE
SSP1IF
SSP1IE
SSP1IP
BCL1IF
BCL1IE
BCL1IP
TMR0IF
CCP1IF
CCP1IE
CCP1IP
—
—
—
INT0IF
TMR2IF
TMR2IE
TMR2IP
TMR3IF
TMR3IE
TMR3IP
RBIF
TMR1IF
TMR1IE
TMR1IP
CCP2IF
CCP2IE
CCP2IP
59
61
61
61
61
61
61
60
60
ADIF
ADIE
ADIP
CMIF
CMIE
CMIP
ADCON0
ADCON1
ADCON2
CCP2CON
PORTA
TRISA
PORTF
TRISF
PORTH
(2)
TRISH
(2)
Legend:
Note 1:
ADCAL
—
ADFM
P2M1
RJPU
—
RF7
TRISF7
RH7
TRISH7
—
—
—
CHS3
VCFG1
ACQT2
DC2B1
RA5
TRISA5
RF5
TRISF5
RH5
TRISH5
CHS3
VCFG0
ACQT1
DC2B0
RA4
TRISA4
RF4
TRISF4
RH4
TRISH4
CHS1
PCFG3
ACQT0
CCP2M3
RA3
TRISA3
RF3
TRISF3
RH3
TRISH3
CHS0
PCFG2
ADCS2
CCP2M2
RA2
TRISA2
RF2
TRISF2
RH2
TRISH2
GO/DONE
PCFG1
ADCS1
CCP2M1
RA1
TRISA1
RF1
TRISF1
RH1
TRISH1
ADON
PCFG0
ADCS0
CCP2M0
RA0
TRISA0
RF0
(1)
TRISF0
(1)
RH0
TRISH0
60
60
60
60
62
61
62
61
62
61
P2M0
—
—
RF6
TRISF6
RH6
TRISH6
— = unimplemented, read as ‘
0
’, r = reserved. Shaded cells are not used for A/D conversion.
Implemented on 100-pin devices only.
This register is not implemented on 64-pin devices.
2:
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