參數(shù)資料
型號： PIC16F627A-I/ML
廠商： Microchip Technology
文件頁數(shù)： 12/180頁
文件大?。?/td> 0K
描述： IC MCU FLASH 1KX14 EEPROM 28QFN
產(chǎn)品培訓(xùn)模塊： Asynchronous Stimulus
8-bit PIC® Microcontroller Portfolio
標(biāo)準(zhǔn)包裝： 61
系列： PIC® 16F
核心處理器： PIC
芯體尺寸： 8-位
速度： 20MHz
連通性： UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 16
程序存儲器容量： 1.75KB（1K x 14）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 128 x 8
RAM 容量： 224 x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 5.5 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 28-VQFN 裸露焊盤
包裝： 管件
產(chǎn)品目錄頁面： 638 (CN2011-ZH PDF)
配用： AC164324-ND - MODULE SKT FOR MPLAB 8DFN/16QFN
XLT28QFN3-ND - SOCKET TRAN ICE 18DIP/28QFN
I3DBF648-ND - BOARD DAUGHTER ICEPIC3
AC164033-ND - ADAPTER 28QFN TO 18DIP
AC162053-ND - HEADER INTERFACE ICD,ICD2 18DIP
其它名稱： PIC16F627A-I/MLR
PIC16F627A-I/MLR-ND
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2009 Microchip Technology Inc.
DS40044G-page 109
PIC16F627A/628A/648A
14.5
Interrupts
The PIC16F627A/628A/648A has 10 sources of
interrupt:
External Interrupt RB0/INT
TMR0 Overflow Interrupt
PORTB Change Interrupts (pins RB<7:4>)
Comparator Interrupt
USART Interrupt TX
USART Interrupt RX
CCP Interrupt
TMR1 Overflow Interrupt
TMR2 Match Interrupt
Data EEPROM Interrupt
The Interrupt Control register (INTCON) records
individual interrupt requests in flag bits. It also has
individual and global interrupt enable bits.
A Global Interrupt Enable bit, GIE (INTCON<7>)
enables (if set) all un-masked interrupts or disables (if
cleared) all interrupts. Individual interrupts can be
disabled through their corresponding enable bits in
INTCON register. GIE is cleared on Reset.
The “return-from-interrupt” instruction, RETFIE, exits
interrupt routine as well as sets the GIE bit, which re-
enables RB0/INT interrupts.
The INT pin interrupt, the RB port change interrupt and
the TMR0 overflow interrupt flags are contained in the
INTCON register.
The peripheral interrupt flag is contained in the special
register PIR1. The corresponding interrupt enable bit is
contained in special registers PIE1.
When an interrupt is responded to, the GIE is cleared
to disable any further interrupt, the return address is
pushed into the stack and the PC is loaded with 0004h.
Once in the interrupt service routine, the source(s) of
the interrupt can be determined by polling the interrupt
flag bits. The interrupt flag bit(s) must be cleared in
software before re-enabling interrupts to avoid RB0/
INT recursive interrupts.
For external interrupt events, such as the INT pin or
PORTB change interrupt, the interrupt latency will be
three or four instruction cycles. The exact latency
depends when the interrupt event occurs (Figure 14-15).
The latency is the same for one or two-cycle instructions.
Once in the interrupt service routine, the source(s) of the
interrupt can be determined by polling the interrupt flag
bits. The interrupt flag bit(s) must be cleared in software
before re-enabling interrupts to avoid multiple interrupt
requests.
FIGURE 14-14:
INTERRUPT LOGIC
Note 1:
Individual interrupt flag bits are set
regardless
of
the
status
of
their
corresponding mask bit or the GIE bit.
2:
When an instruction that clears the GIE
bit is executed, any interrupts that were
pending for execution in the next cycle
are ignored. The CPU will execute a NOP
in the cycle immediately following the
instruction which clears the GIE bit. The
interrupts which were ignored are still
pending to be serviced when the GIE bit
is set again.
TMR2IF
TMR2IE
CCP1IF
CCP1IE
CMIF
CMIE
TXIF
TXIE
RCIF
RCIE
T0IF
T0IE
INTF
INTE
RBIF
RBIE
GIE
PEIE
Wake-up (if in Sleep mode)(1)
Interrupt to CPU
EEIE
EEIF
TMR1IF
TMR1IE
Note 1:
Some peripherals depend upon the system clock for operation. Since the system clock is
suspended during Sleep, only those peripherals which do not depend upon the system
clock will wake the part from Sleep. See Section 14.8.1 “Wake-up from Sleep”.
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