參數(shù)資料
型號(hào)： PIC12HV752-E/P
廠商： Microchip Technology
文件頁(yè)數(shù)： 47/201頁(yè)
文件大?。?/td> 0K
描述： IC MCU 8BIT 1024B FLASH 8-PDIP
標(biāo)準(zhǔn)包裝： 60
系列： PIC® 12F
核心處理器： PIC
芯體尺寸： 8-位
速度： 20MHz
外圍設(shè)備： 欠壓檢測(cè)/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 5
程序存儲(chǔ)器容量： 1.75KB（1K x 14）
程序存儲(chǔ)器類(lèi)型： 閃存
RAM 容量： 64 x 8
電壓 - 電源 (Vcc/Vdd)： 2 V ~ 5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 4x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 125°C
封裝/外殼： 8-DIP（0.300"，7.62mm）
包裝： 管件
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140
7682C–AUTO–04/08
AT90CAN32/64/128
13.11.6
Timer/Counter3 Control Register C – TCCR3C
Bit 7 – FOCnA: Force Output Compare for Channel A
Bit 6 – FOCnB: Force Output Compare for Channel B
Bit 5 – FOCnC: Force Output Compare for Channel C
The FOCnA/FOCnB/FOCnC bits are only active when the WGMn3:0 bits specifies a non-PWM
mode. However, for ensuring compatibility with future devices, these bits must be set to zero
when TCCRnA is written when operating in a PWM mode. When writing a logical one to the
FOCnA/FOCnB/FOCnC bit, an immediate compare match is forced on the Waveform Genera-
tion unit. The OCnA/OCnB/OCnC output is changed according to its COMnx1:0 bits setting.
Note that the FOCnA/FOCnB/FOCnC bits are implemented as strobes. Therefore it is the value
present in the COMnx1:0 bits that determine the effect of the forced compare.
A FOCnA/FOCnB/FOCnC strobe will not generate any interrupt nor will it clear the timer in Clear
Timer on Compare match (CTC) mode using OCRnA as TOP.
The FOCnA/FOCnB/FOCnC bits are always read as zero.
13.11.7
Timer/Counter1 – TCNT1H and TCNT1L
13.11.8
Timer/Counter3 – TCNT3H and TCNT3L
The two Timer/Counter I/O locations (TCNTnH and TCNTnL, combined TCNTn) give direct
access, both for read and for write operations, to the Timer/Counter unit 16-bit counter. To
ensure that both the high and low bytes are read and written simultaneously when the CPU
accesses these registers, the access is performed using an 8-bit temporary high byte register
(TEMP). This temporary register is shared by all the other 16-bit registers. See “Accessing 16-bit
Modifying the counter (TCNTn) while the counter is running introduces a risk of missing a com-
pare match between TCNTn and one of the OCRnx Registers.
Writing to the TCNTn Register blocks (removes) the compare match on the following timer clock
for all compare units.
Bit
7
6
5
4
3
2
1
0
FOC3A
FOC3B
FOC3C
–
TCCR3C
Read/Write
R/W
R
Initial Value
0
Bit
7
6
5
4
3
2
1
0
TCNT1[15:8]
TCNT1H
TCNT1[7:0]
TCNT1L
Read/Write
R/W
Initial Value
0
Bit
7
6
5
4
3
2
1
0
TCNT3[15:8]
TCNT3H
TCNT3[7:0]
TCNT3L
Read/Write
R/W
Initial Value
0
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PDF描述
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