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參數(shù)資料
| 型號： | PEB20321 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Multichannel Network Interface Controller for HDLC |
| 中文描述： | 多通道網(wǎng)絡(luò)接口控制器的HDLC |
| 文件頁數(shù)： | 54/366頁 |
| 文件大?。?/td> | 4832K |
| 代理商： | PEB20321 |
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PEB 20321
PEF 20321
Basic Functional Principles
Data Sheet
54
2001-02-14
3
Basic Functional Principles
The MUNICH32X is a Multichannel Network Interface Controller for HDLC, offering a
variety of additional features like subchanneling, data channels comprising of one or
more time slots, DMI 0, 1, 2 transparent or V.110/X.30 transmission and programmable
rate adaption. MUNICH32X performs formatting and deformatting operations in any
network configuration, where it implements, together with a microprocessor and a
shared memory, the bit oriented part (flag, bit stuffing, CRC check) of the layer 2 (data
link protocol level) functions of the OSI reference model.
The block diagram is shown in
Figure 4
. The MUNICH32X is designed to handle up to
32 data channels of a 1.536/1.544 Mbit/s T1/DS1 24-channel, 2.048 Mbit/s CEPT 32-
channel, 3.088/6.176 Mbit/s 24-channel or a 4.096/8.192 Mbit/s 32-channel PCM
highway. The device provides transmission for all bit rates from 8 Kbit/s up to 2.048 Mbit/
s of packed data in HDLC format or of data in a transparent format supporting the DMI
mode (0, 1, 2) or V.110/X.30 mode. Tristating of the transmission line as well as
switching a channelwise or complete loop are also possible. An on-chip 64-channel DMA
generator controls the exchange of data and channel control information between the
MUNICH32X and the external memory.
The MUNICH32X processes receive and transmit data independently for each time slot
and transmission direction respectively (blocks TF = Transmit Formatter, RD = Receive
Deformatter). The frame counters are reset by the rising edges of the RSP or TSP line.
The processing units TF and RD work with a multiplex management, i.e. only one
protocol handler exists, which is used by all channels in a time sharing manner (see
Figure 14
and
Figure 15
). The actual configuration, e.g. transmission mode, channel
assignment, fill/mask code or state of the protocol handlers is retrieved from the
Configuration and State RAM (CSR) at the beginning of the time slot and reloaded to the
CSR at the end. In receive direction, 32 unpacked data bits are first accumulated and
then stored into an on-chip receive buffer (RB) for transfer to the shared memory. As
soon as the RB receives 32 bits for a channel it requests access to the parallel
microprocessor bus. The on-chip transmit buffer (TB) is always kept full of data ready for
transmission. The TB will request more data when 32 bits become available in the ITBS
(refer to channel specification). These buffers allows a flexible access to the shared
memory in order to prevent data underflow (Tx direction) and data overflow
(Rx direction).
The transmit buffer (TB) has a size of 64 DWORDs (= 256 bytes). In this buffer, data of
8 PCM frames can be stored. In this case, the time between accesses to the shared
memory and data supply to the Transmit Formatter is max. 1 ms. In order to meet these
requirements, a variable and programmable part of the buffer (ITBS) must be allocated
to each data channel (see
Figure 16
).
相關(guān)PDF資料 |
PDF描述 |
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| PEB20321 | Multichannel Network Interface Controller for HDLC MUNICH32X |
| PEF20324 | ICs for Communications |
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| PEB20324 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:ICs for Communications |
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