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參數(shù)資料
| 型號： | PEB20321 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Multichannel Network Interface Controller for HDLC |
| 中文描述： | 多通道網(wǎng)絡接口控制器的HDLC |
| 文件頁數(shù)： | 22/366頁 |
| 文件大?。?/td> | 4832K |
| 代理商： | PEB20321 |
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PEB 20321
Overview
Data Sheet
22
2001-02-14
1.2
New or Changed from MUNICH32, PEB 20320
Symmetrical Rx and Tx Buffer Descriptor formats for faster switching
Improved Tx idle channel polling process, which significantly reduces bus occupancy
of idle Tx channels
Additional PCM modes supported: 3.088 Mbit/s, 6.176 Mbit/s, 8.192 Mbit/s
32-bit PCI bus Master/Slave interface (33 MHz) with integrated DMA controllers for
higher performance, and lower development effort and risk
Enhanced Interrupt Structure providing:
separate serial PCM Rx and Tx Interrupt Queues in host memory,
separate DMA related LBI Rx and Tx Interrupt Queues in host memory,
dedicated LBI pass-through, SSC, General Purpose bus and IOM
-2 Peripheral
Interrupt Queue in host memory
Slave read capability of serial PCM core, LBI, SSC and IOM
-2 read/write registers
Time Slot Shift capability
Bit Shift Capability
programmable from -4 clock edges to +3 clock edges relative to synchronization
pulse,
programmable to sample Tx data at either clock falling or rising edge,
programmable to sample Rx data at either clock falling or rising edge,
Software initiated Action Request via a bit field in the Command register
Tx End-of-Packet transmitted-on-wire interrupt capability per channel
Tx packet size increased to 16 Kbytes
Rx packet size 8 kbyte limit interrupt disable
Rx Enable bit field of the MODE1 register
Rx Interrupt Disable bit field of the MODE1 register
Tx data tristate control line (TXDEN)
Synchronized data transfer in TMA mode for complete transparency when using
fractional T1/PRI channels
Integrated Local Bus Interface (LBI), which allows connection to peripherals that do
not provide a PCI bus interface
IOM
-2 interface with single and double data rate clock
Collision control on S/T interface by QUAT-S (PEB 2084) via data ready control line
(DRDY)
Synchronous Serial Control (SSC) interface
16-bit General Purpose Bus (8 bits are shared with LBI, the other eight bits are shared
with SSC; the respective bits can not be used when LBI and/or SSC are enabled)
Internal Descriptor and Table Dump capability for software development purposes
Little/Big Endian data formats selectable via a bit field in Configuration register
相關PDF資料 |
PDF描述 |
|---|---|
| PEB20321 | Multichannel Network Interface Controller for HDLC MUNICH32X |
| PEF20324 | ICs for Communications |
| PEB20324 | ICs for Communications |
| PEF20532 | 2 Channel Serial Optimized Communication Controller |
| PEB20532 | 2 Channel Serial Optimized Communication Controller |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PEB20321-HV2.1 | 制造商:Siemens 功能描述:IC,PROTOCOL CONTROLLER,CMOS,QFP,160PIN |
| PEB20321HV2.2 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEB20321HV22 | 制造商:Infineon Technologies AG 功能描述: |
| PEB20321H-V22 | 功能描述:IC CONTROLR 32-CH HDLC 160-MQFP RoHS:否 類別:集成電路 (IC) >> 接口 - 電信 系列:- 產品培訓模塊:Lead (SnPb) Finish for COTS 產品變化通告:Product Discontinuation 06/Feb/2012 標準包裝:750 系列:* |
| PEB20324 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:ICs for Communications |
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