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參數(shù)資料
| 型號： | PCI7610LQFP |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | PC Card, UltraMedia, and Integrated 1394a-2000 OHCI Two-Port PHY/Link-Layer Controller |
| 中文描述： | PC卡，UltraMedia和集成1394 - 2000 OHCI的雙端口的PHY /鏈路層控制器 |
| 文件頁數(shù)： | 64/240頁 |
| 文件大小： | 1298K |
| 代理商： | PCI7610LQFP |
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322
Table 314. Interrupt Pin Register Cross Reference
INTRTIE Bit
TIEALL Bit
INTPIN
Function 0
(CardBus)
INTPIN
Function 1
(Dedicated Socket)
INTPIN
Function 2
(1394 OHCI)
0
0
0x01 (INTA)
0x02 (INTB)
0x03 (INTC)
1
0
0x01 (INTA)
0x01 (INTA)
0x03 (INTC)
X
1
0x01 (INTA)
0x01 (INTA)
0x01 (INTA)
3.8.5
Using Serialized IRQSER Interrupts
The serialized interrupt protocol implemented in the PCI7610 controller uses a single terminal to communicate all
interrupt status information to the host controller. The protocol defines a serial packet consisting of a start cycle,
multiple interrupt indication cycles, and a stop cycle. All data in the packet is synchronous with the PCI clock. The
packet data describes 16 parallel ISA IRQ signals and the optional 4 PCI interrupts INTA, INTB, INTC, and INTD. For
details on the IRQSER protocol, refer to the document
Serialized IRQ Support for PCI Systems
.
3.8.6
SMI Support in the PCI7610 Controller
The PCI7610 controller provides a mechanism for interrupting the system when power changes have been made to
the PC Card socket interfaces. The interrupt mechanism is designed to fit into a system maintenance interrupt (SMI)
scheme. SMI interrupts are generated by the PCI7610 controller, when enabled, after a write cycle to either the socket
control register (CB offset 10h, see Section 6.5) of the CardBus register set, or the ExCA power control register (ExCA
offset 02h/42h/802h, see Section 5.3) causes a power cycle change sequence to be sent on the power switch
interface.
The SMI control is programmed through three bits in the system control register (PCI offset 80h, see Section 4.30).
These bits are SMIROUTE (bit 26), SMISTATUS (bit 25), and SMIENB (bit 24). Table 315 describes the SMI control
bits function.
Table 315. SMI Control
BIT NAME
FUNCTION
SMIROUTE
This shared bit controls whether the SMI interrupts are sent as a CSC interrupt or as IRQ2.
SMISTAT
This socket dependent bit is set when an SMI interrupt is pending. This status flag is cleared by writing back a 1.
SMIENB
When set, SMI interrupt generation is enabled. This bit is shared by functions 0 and 1.
If CSC SMI interrupts are selected, then the SMI interrupt is sent as the CSC on a per-socket basis. The CSC interrupt
can be either level or edge mode, depending upon the CSCMODE bit in the ExCA global control register (ExCA offset
1Eh/5Eh/81Eh, see Section 5.20).
If IRQ2 is selected by SMIROUTE, then the IRQSER signaling protocol supports SMI signaling in the IRQ2 IRQ/Data
slot. In a parallel ISA IRQ system, the support for an active low IRQ2 is provided only if IRQ2 is routed to either
MFUNC3 or MFUNC6 through the multifunction routing status register (PCI offset 8Ch, see Section 4.37).
3.9
Power Management Overview
In addition to the low-power CMOS technology process used for the PCI7610 controller, various features are
designed into the controller to allow implementation of popular power-saving techniques. These features and
techniques are as follows:
Clock run protocol
Cardbus PC Card power management
16-bit PC Card power management
Suspend mode
Ring indicate
PCI power management
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