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參數(shù)資料
| 型號： | PC56F8006VWL |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 65/106頁 |
| 文件大?。?/td> | 0K |
| 描述： | DSP 16BIT 28-SOIC |
| 標(biāo)準(zhǔn)包裝： | 26 |
| 系列： | 56F8xxx |
| 核心處理器： | 56800 |
| 芯體尺寸： | 16-位 |
| 速度： | 32MHz |
| 連通性： | I²C，LIN，SCI，SPI |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 23 |
| 程序存儲器容量： | 16KB（8K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 1K x 16 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 15x12b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 28-SOIC（0.295"，7.50mm 寬） |
| 包裝： | 管件 |
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Specifications
MC56F8006/MC56F8002 Digital Signal Controller, Rev. 4
Freescale Semiconductor
61
Figure 30. SPI Slave Timing (CPHA = 1)
8.13.2
Serial Communication Interface (SCI) Timing
Table 30. SCI Timing1
1 Parameters listed are guaranteed by design.
Characteristic
Symbol
Min
Max
Unit
See Figure
Baud rate2
2 f
MAX is the frequency of operation of the SCI in MHz, which can be selected system clock (max. 32 MHz) or 3x system clock
(max. 96 MHz) for the 56F8006/56F8002 device.
BR
—
(fMAX/16)
Mbps
—
RXD pulse width
RXDPW
0.965/BR
1.04/BR
ns
TXD pulse width
TXDPW
0.965/BR
1.04/BR
ns
LIN Slave Mode
Deviation of slave node clock from
nominal clock rate before
synchronization
FTOL_UNSYNCH
–14
14
%
—
Deviation of slave node clock relative to
the master node clock after
synchronization
FTOL_SYNCH
–2
2
%
—
Minimum break character length
TBREAK
13
—
Master node
bit periods
—
11
—
Slave node
bit periods
—
SCLK (CPOL = 0)
(Input)
SCLK (CPOL = 1)
(Input)
MISO
(Output)
MOSI
(Input)
Slave MSB out
Bits 14–1
tC
tCL
tCH
tDI
MSB in
Bits 14–1
LSB in
SS
(Input)
tCH
tDH
tF
tR
Slave LSB out
tD
tA
tELD
tDV
tF
tR
tELG
tDV
tDS
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