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參數資料
| 型號： | P83C524EFP |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | CONN HEADER 12POS SGL PCB 30GOLD |
| 中文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PDIP40 |
| 封裝： | 0.600 INCH, PLASTIC, DIP-40 |
| 文件頁數： | 58/76頁 |
| 文件大?。?/td> | 400K |
| 代理商： | P83C524EFP |
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1997 Dec 15
58
Philips Semiconductors
Product specification
8-bit microcontrollers
P83C524; P80C528; P83C528
22 I
2
C CHARACTERISTICS (BIT-LEVEL)
Notes
1.
At f
CLK
= 3.5 MHz, this evaluates to 14
×
286 ns = 4
μ
s, i.e. the bit-level I
2
C interface can respond to the I
2
C protocol
for f
CLK
≥
3.5 MHz.
This parameter is determined by the user software, it has to comply with the I
2
C specification.
This value gives the auto-clock pulse length which meets the I
2
C specification for the specified XTAL1 clock
frequency range. Alternatively, the SCL pulse may be timed by software.
Spikes on SDA and SCL lines with a duration of less than 4
×
f
CLK
will be filtered out.
The RISE time is determined by the external bus line capacitance and pull-up resistor, it must be
≤
1
μ
s.
The maximum capacitance on bus lines SDA and SCL is 400 pF.
2.
3.
4.
5.
6.
SYMBOL
PARAMETER
INPUT
OUTPUT
I
2
C SPEC
UNIT
SCL timing
t
HD;STA
t
LOW
t
HIGH
t
RC
t
FC
START condition hold time
SCL LOW time
SCL HIGH time
SCL RISE time
SCL FALL time
≥
14 t
CK
; note 1
≥
16 t
CK
≥
14 t
CK
; note 1
≤
1; note 4
≤
0.3; note 4
note 2
note 2
≥
80 t
CK
; note 3
note 5
≤
0.3; note 6
≥
4.0
≥
4.7
≥
4.0
≤
1.0
≤
0.3
μ
s
μ
s
μ
s
μ
s
μ
s
SDA timing
t
SU;DAT
t
HD;DAT
t
SU;STA
t
SU;STO
t
BUF
t
RD
t
FD
data set-up time
data hold time
repeated START set-up time
STOP condition set
up time
bus free time
SDA RISE time
SDA FALL time
≥
250 ns
≥
0 ns
≥
14 t
CK
; note 1
≥
14 t
CK
; note 1
≥
14 t
CK
; note 1
≤
1; note 4
≤
300 ns; note 4
note 2
note 2
note 2
note 2
note 2
note 5
≤
0.3; note 6
≥
250
≥
0
≥
4.7
≥
4.0
≥
4.7
≤
1.0
≤
0.3
ns
ns
μ
s
μ
s
μ
s
μ
s
μ
s
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