參數(shù)資料
型號： MPC8572VTAVLD
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 1500 MHz, MICROPROCESSOR, PBGA1023
封裝： 33 X 33 MM, LEAD FREE, PLASTIC, FCBGA-1023
文件頁數(shù)： 25/138頁
文件大?。?/td> 1502K
代理商： MPC8572VTAVLD
MPC8572E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 2
120
Freescale Semiconductor
Clocking
19.3
e500 Core PLL Ratio
The clock speed for each e500 core can be configured differently, determined by the values of various
signals at power up.
Table 77 describes the clock ratio between e500 Core0 and the e500 core complex bus (CCB). This ratio
is determined by the binary value of LBCTL, LALE and LGPL2/LOE/LFRE at power up, as shown in
Table 78 describes the clock ratio between e500 Core1 and the e500 core complex bus (CCB). This ratio
is determined by the binary value of LWE[0]/LBS[0]/LFWE, UART_SOUT[1], and READY_P1 signals
at power up, as shown in Table 78.
Table 76. CCB Clock Ratio
Binary Value of
LA[29:31] Signals
CCB:SYSCLK Ratio
000
4:1
001
5:1
010
6:1
011
8:1
100
10:1
101
12:1
110
Reserved
111
Reserved
Table 77. e500 Core0 to CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2/LOE/LFRE
Signals
e500 Core0:CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2/LOE/LFRE
Signals
e500 Core0:CCB Clock Ratio
000
Reserved
100
2:1
001
Reserved
101
5:2 (2.5:1)
010
Reserved
110
3:1
011
3:2 (1.5:1)
111
7:2 (3.5:1)
Table 78. e500 Core1 to CCB Clock Ratio
Binary Value of
LWE[0]/LBS[0]/
LFWE, UART_SOUT[1],
READY_P1 Signals
e500 Core1:CCB Clock Ratio
Binary Value of
LWE[0]/LBS[0]/
LFWE, UART_SOUT[1],
READY_P1 Signals
e500 Core1:CCB Clock Ratio
000
Reserved
100
2:1
001
Reserved
101
5:2 (2.5:1)
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PDF描述
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